Welcome to Scribd, the world's digital library. Read, publish, and share books and documents. See more
Download
Standard view
Full view
of .
Look up keyword
Like this
13Activity
0 of .
Results for:
No results containing your search query
P. 1
Rangkaian Logika Kombinasional

Rangkaian Logika Kombinasional

Ratings: (0)|Views: 1,065 |Likes:
Published by Iskandar Setiadi

Laporan Praktikum 3

Laporan Praktikum 3

More info:

Published by: Iskandar Setiadi on Oct 14, 2012
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as PDF or read online from Scribd
See more
See less

10/15/2013

pdf

 
 
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
1
 
MODUL 3 RANGKAIAN LOGIKA KOMBINASIONAL
Iskandar Setiadi (13511073)
 Asisten: Nirmala Twinta V. / 13209031Tanggal Percobaan: 09/10/2012EL2195-Praktikum Sistem Digital
Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB
 Abstrak 
Kita telah menganalisis beberapa permasalahan gerbang logika yang memberikan fungsi keluaran berbeda-beda. Pada realita, gerbang logika tidak memiliki sifat se-ideal simulasi  yang telah kita lakukan. Pada percobaan ini, kita akan menganilisis salah satu sifat rangkaian, yaitu waktu tunda.Kita akan menggunakan rangkaian sederhana serta BCD- to-7-segment untuk menganalisis waktu tunda dalam rangkaian logika kombinasional. Waktu tunda paling lama dalam suatu rangkaian disebut worst case delay.
Kata kunci: rangkaian logika kombinasional,
worst case delay 
,
BCD-to-7-Segment 
.
1.
 
P
ENDAHULUAN
Implementasi fungsi gerbang logika padarangkaian dapat dilakukan dengan berbagai cara,salah satunya adalah rangkaian logikakombinasional. Rangkaian logika kombinasionalhanya melihat masukan yang diterima tanpadipengaruhi keluaran fungsi gerbang logikasebelumnya, sehingga dapat dikatakan bahwarangkaian ini merupakan salah satu rangkaianyang memiliki cara kerja paling sederhana.Pada percobaan sebelumnya, kita hanyamemperhatikan fungsi masukan serta keluarangerbang logika, tanpa mempertimbangkan realitayang tidak bersifat ideal. Salah satu bentukketidak-idealan tersebut adalah jeda waktu (
delay
)rangkaian logika.Percobaan ini akan mengimplementasikan
BCD-to-7-Segment
, salah satu rangkaian kombinasional,serta akan diidentifikasikan jeda waktu palinglama (
worst case delay path
) pada rangkaian ini.Dua metoda berbeda akan digunakan, yaitudengan level abstraksi struktural serta levelabstraksi behavioral.
2.
 
S
 TUDI
P
USTAKA 
 
Rangkaian gerbang logika dapat dibagi menjadibeberapa bagian, seperti rangkaian logikakombinasional maupun rangkaian logikasekuensial
. Adder, encoder, decoder,
dan
substractor 
 adalah contoh dari aplikasi rangkaian logikakombinasional. Pada praktiknya, terdapat sifat-sifat gerbang logika yang tidak ideal seperti waktutunda (
delay time
) dari gerbang logika. Selain itu,terdapat beberapa level abstraksi yang dapatdigunakan seperti level abstraksi strukturalmaupun behavioral.
2.1
 
 ANGKAIAN
OMBINASIONAL
 
Rangkaian kombinasional didefinisikan sebagaitipe rangkaian logika yang diimplementasikanmenggunakan persamaan boolean, dengankeluaran adalah fungsi murni masukan,[7].Rangkaian kombinasional tidak memiliki memoripenyimpanan logika, sehingga hasil keluarangerbang logika sebelumnya tidak akanberpengaruh pada fungsi logika rangkaian ini.Pada percobaan ini, kita akan menggunakan salahsatu aplikasi dari rangkaian kombinasional, yaitu
BCD-to-7-Segment
, yang akan dijelaskan padabagian berikut.
2.2
 
BCD-
 TO
-7-S
EGMENT
 
BCD-to-7-Segment
adalah rangkaiankombinasional yang menerima 4 buah masukan (4
bit
) dan menghasilkan keluaran berupa gambarvisual yang merepresentasikan angka binertersebut dalam basis desimal,[2]. Untuk lebih jelasnya, perhatikan Gambar 2-1 berikut,[8]:
Gambar 2-1
BCD-to-7-Segment
 
Setiap
segment
yang menyala (a-g) akanmerepresentasikan sebuah gambar visual. Sebagaicontoh, angka 0 (0000) memilikikeluaran ”1111110”, maka hanya
segment
g yangberbeda (sisanya membentuk angka ’0’).
 
 
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
2
 
.3
 
W
ORST
C
ASE
D
ELAY
 
Worst case delay
didefinisikan sebagai waktu tundaterlama yang terdapat pada suatu rangkaiangerbang logika.
Gambar 2-2 Waktu Tunda Rangkaian
 
Perhatikan gambar (Gambar 2-2) diatas. Waktutunda dari masukan ke keluaran fungsi gerbanglogika tersebut adalah jarak antara dua buah garismerah yang ditampilkan pada
waveform
tersebut.
2.4
 
L
EVEL
 A 
BSTRAKSI
 
Dalam perancangan fungsi gerbang logika, adatiga level abstraksi yang dapat digunakan, yaitulevel abstraksi behavioral, struktural, serta
 physical,
[6].Level abstraksi behavioral adalah tingkat abstraksiyang mengimplementasikan sesuai denganperilaku sistem, bukan interkoneksi antarakomponen yang digunakan.Level abstraksi struktural adalah tingkat abstraksidengan implementasi menggunakan fungsigerbang logika, baik secara skematik maupunbahasa
VHDL
.Level abstraksi
 physical
adalah implementasilangsung, seperti menggunakan
FPGA
maupunrangkaian digital lainnya.
3.
 
M
ETODOLOGI
 
Percobaan ini dapat dibagi menjadi 3 bagian, yaitupembuatan rangkaian kombinasional sederhana,implementasi
BCD-to-7-Segment
denganpersamaan Boolean, serta implementasimenggunakan level abstraksi behavioral.Pada percobaan pertama, kita akan membuatsebuah rangkaian kombinasional sederhanadengan 1 masukan, 2 keluaran, serta CLOCKDIV,gerbang NAND dan gerbang NOT.Berikut ini adalah
 file
konfigurasi CLOCKDIVyang digunakan (Gambar 3-1):
Gambar 3-1
Script
untuk CLOCKDIV 
Kode yang digunakan diatas berfungsi untukmemperlambat fungsi keluaran. Hal ini bertujuanuntuk mempermudah analisis waktu tunda padasimulasi
timing
yang akan dilakukan nantinya.Secara skematik, kita akan membuat rangkaianseperti gambar 3-2 berikut ini:
Gambar 3-2 Sketsa Rangkaian dengan Skematik 
 
Meskipun demikian, kita tidak menggunakanpendekatan skematik, namun menggunakanpendekatan lainnya, yaitu menggunakan bahasa
VHDL
. Gambar berikut ini (Gambar 3-3)merepresentasikan kode yang digunakan:
 
 
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
3
 
Gambar 3-3
Script
 
VHDL
untuk Rangkaian Sederhana
Pada percobaan diatas, kita akan menganalisisperbedaan simulasi
Functional
serta simulasi
Timing
yang akan dieksekusi.Percobaan selanjutnya adalah mengimplementasi
BCD-to-7-Segment
dengan pendekatan struktural,yaitu menggunakan persamaan boolean (SOP)yang disederhanakan seperti kode pada gambar 3-4 berikut ini:
Gambar 3-4 Kode
File
Bcd_7seg.vhd
Persamaan boolean yang akan kita gunakanadalah sebagai berikut:
A <= NOT (D1 OR D3 OR ((NOT D0) AND (NOT D2))OR (D0 AND D2));B <= NOT ((NOT D2) OR (D0 AND D1) OR ((NOT D0)AND (NOT D1)));C <= NOT (D0 OR (NOT D1) OR D2);D <= NOT (D3 OR (D1 AND (NOT D2)) OR ((NOT D0)AND (NOT D2)) OR (D0 AND (NOT D1) AND D2) OR(D1 AND (NOT D0)));E <= NOT (((NOT D0) AND (NOT D2)) OR ((NOT D0)AND D1));F <= NOT (D3 OR ((NOT D0) AND (NOT D1)) OR((NOT D0) AND D2) OR ((NOT D1) AND D2));G <= NOT (D3 OR (D1 AND (NOT D2)) OR ((NOT D1)AND D2) OR ((NOT D0) AND D2));
Persamaan logika tersebut didapatkan dari K-Maptabel kebenaran fungsi
BCD-to-7-Segment
referensiyang digunakan. Dalam menghubungkan fungsipersamaan boolean diatas kedalam FPGA DE-1,kita menggunakan
script
berikut ini (Gambar 3-5):
Gambar 3-5 Kode
File
Bcd_test.vhd
Setelah menggunakan pendekatan struktural(menggunakan persamaan Boolean), berikut inikita akan menggunakan implementasi denganlevel abstraksi behavioral. Berikut ini adalah kode/
script
yang digunakan dalam percobaan ketiga(Gambar 3-6):
Gambar 3-6
Script
Pendekatan Abstraksi Behavioral
Kita akan mengimplementasikan kode tersebutdengan simulasi
testbench
, yang akanmenggunakan kode berikut ini (Gambar 3-7):

Activity (13)

You've already reviewed this. Edit your review.
1 thousand reads
1 hundred reads
Tiar Gemilang liked this
Imam Firdaus liked this
Iskandar Setiadi liked this
Iskandar Setiadi liked this
Iskandar Setiadi liked this
Iskandar Setiadi liked this

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->