Fakultet elektrotehnike i raunarstva Zavod za elektroniku, mikroelektroniku, raunalne i inteligentne sustave

LABORATORIJ RAUNALNOG INENJERSTVA 2

Pouzdanost raunalnih sustava 2. laboratorijska vjeba
Poboljanje pouzdanosti sustava Rad s programskim okruenjem Altium Designer

Zagreb, 2011.

Uvod u Altium Designer

Glavna obiljeja Altium Designer okruenja koja su bitna za obavljanje laboratorijske vjebe su: projektiranje unutar shematskih listova koji se mogu instancirati na nove listove i time ostvariti principe hijerarhijskog projektiranja, velik broj biblioteka za ukljuivanje generikih komponenti i IP jezgri u dizajn, od kojih su posebno znaajni meki (engl. soft) procesori s podrkom C prevoditelja, mogunost stvaranja shematskih simbola iz drugih shem i VHDL kda. Upute za koritenje pojedinih elemenata sustava i ostvarenje cilja vjebe su posebno izloene u ovom poglavlju. Prije svega potrebno je stvoriti i podesiti datoteke projekta, te potom shematski oblikovati sustav i implementirati ga.

1.

Stvaranje i podeavanje projekta

Novi FPGA projekt se stvara tako da odabirom File > New Project > FPGA Project (napomena: u imenima datoteka nemojte koristiti razmake!). Potom se u projekt dodaje novi shematski dokument (desni klik na ime projekta pa Add New To Project > Schematic) i po potrebi VHDL dokument (Add New To Project > VHDL Document) koji e sadravati eljenu implementaciju. Za tako stvoreni projekt nuno je ispravno podesiti konfiguraciju za razvojnu ploicu. Prvo je potrebno stvoriti novu konfiguraciju npr. odabirom Project > Configuration Manager pa klikom na gumb Add... na Configurations strani prozora. (Konfiguracija je nazvana po elji, npr. LiveDesign Board.) Potom je stvorenoj konfiguraciji potrebno dodati ispravnu constraint datoteku koja sadri podatke o porodici i modelu FPGA sklopa i povezivanju naziva logikih signala i stvarnih prikljuaka FPGA sklopa (npr. da je signal naziva LEDS[7..0] izveden na fizikim prikljucima W6,Y5,W5,W4,Y3,Y2,Y1 i W2). Za razvojnu ploicu LiveDesign Evaluation Board EB1 s FPGA sklopom Xilinx Spartan-3 XC3S400-4FG456C moe se koristiti ve pripremljenu constraint datoteku naziva EB1_XC3S400-4FG456.Constraint koja se nalazi u mapi ...\Library\FPGA\Evaluation Board Constraint Files ili u ...\Library\FPGA\Legacy Libraries za novije verzije alata Altium Designer. Kao zavrni korak potrebno je jo pridruiti constraint datoteku stvorenoj konfiguraciji odgovarajuim oznaavanjem. Primjer jedne takve konfiguracije dan je na slici 1.

Slika 1 - Dodjela konfiguracije FPGA projektu

Napomena: Vano je napomenuti da bi prilikom dizajna stvarnog sustava bilo potrebno jo dodati constraint datoteku s odgovarajuim definicijama frekvencija signala vremenskog voenja koji se

2/6

koriste u projektu, kao i parametre ulaznih signala. U sluaju naeg sklopa oslanjamo se na referentni projekt u kojem je ve definirana jedna takva datoteka pa nee biti potrebna dodatna podeavanja za ovu laboratorijsku vjebu.

2.

Stvaranje shematskih simbola

Stvaranje shematskog simbola iz VHDL kda

VHDL modeliranje unutar ove laboratorijske vjebe se svodi na kombinatornu logiku i preporua se za modeliranje i ubacivanje greke u sustavu. Prilikom modeliranja koristite vie-vrijednosnu logiku (std_logic) uz proizvoljan stil kodiranja. Budui da se modelira kombinatorna logika, preporuka je koristiti konkurentno pridruivanje ali slobodno koristite i process blokove ukoliko vam se to ini prirodnije. Ispis 1 prikazuje primjer VHDL modela. Nakon otvaranja VHDL datoteke i unosa VHDL kda potrebno je spremiti VHDL datoteku i prebaciti se na platno shematske datoteke. Odabirom Design > Create Sheet Symbol from Sheet or HDL stvara se shematski simbol te ga se postavlja na shemu, slika 2. Prikljuke signala moete po elji rasporediti kako vam odgovara za daljnje spajanje.

Stvaranje shematskog simbola iz druge sheme

Odabirom Design > Create Sheet Symbol from Sheet or HDL takoer se i stvara shematski simbol iz druge sheme te ga se na slian nain postavlja na platno. Na taj nain se ukljuivanjem simbola podshema ostvaruju principi hijerarhijskog dizajna i bolja preglednost konane sheme.

3.

Procesor i periferija

Za ovu vjebu koristit e se 8-bitni soft procesor TSK51A kompatibilan s popularnom porodicom procesora 8051, slika 3. Iako 8051 moda nije optimalna arhitektura za implementaciju na FPGA sklopovlju, njena popularnost i baza postojee programske podrke definitivno opravdavaju tu mogunost. Vie o izvedbi TSK51A soft procesora moe se nai u dokumentaciji [1,2]. Kako bi omoguili povezivanje na periferiju razvojne ploice LiveDesign Evaluation, prvo je potrebno dodati odgovarajuu biblioteku u projekt. Ukoliko vam prozor Libraries s bibliotekom komponenti nije dostupan, prikaite ga odabirom View > Workspace Panels > System > Libraries. Tada preko gumba Libraries... moete doi do dijaloga za podeavanje biblioteka i dodati biblioteku FPGA EvalBoard Port-Plugin.IntLib koja se u novijim verzijama alata nalazi u mapi ...\Library\FPGA\Legacy Libraries. Odabirom te biblioteke u prozoru Libraries dobivate izbor periferije dostupne na razvojnoj ploici, kako je prikazano na slici 4. Sada moete odabrati potrebne komponente i postaviti ih na shemu.

3/6

library IEEE; use IEEE.std_logic_1164.all;

entity new_entity is port ( input_point control_point output_point ) ; end new_entity; : in : in : out std_logic; std_logic; std_logic

architecture RTL of new_entity is begin // implementacija

end RTL; Ispis 1 Kostur VHDL modela

U_new_entity newVHDL.VHDL control_point input_point output_point

VHDLENTITY: new_entity

Slika 2 Prikaz shematskog simbola stvorenog iz VHDL kda

P1 CLK RST EA SFRDATAO[7..0] SFRDATAI[7..0] SFRADDR[6..0] SFRWR SFRRD ROMDATAO[7..0] ROMDATAI[7..0] ROMADDR[15..0] ROMWR ROMRD INT0 INT1 T0 T1 RXD TXD RXDO TSK51A OCD Microprocessor TSK51A_D P0O[7..0] P0I[7..0] P1O[7..0] P1I[7..0] P2O[7..0] P2I[7..0] P3O[7..0] P3I[7..0] MEMDATAO[7..0] MEMDATAI[7..0] MEMADDR[15..0] MEMWR MEMRD PSWR PSRD

Slika 3 Shematski prikaz TSK51A soft mikroprocesora.

4/6

Slika 4 - Biblioteka komponenti

Nakon odabira komponenti slijedi povezivanje koje moete obaviti koristei alatnu traku prikazanu na slici 5. Odabirom simbola postavljaju se jednobitne linije (vodovi ili ice), dok se odabirom postavljaju viebitne linije (sabirnice). Odabirom simbola moe se postaviti labela tj. naziv pojedine linije, to je vrlo vano za shematski unos. Naime, alat Altium Designer osim direktnog spajanja signala povezanost sustava odreuje i po imenima signala. Ukoliko postoji vie linija s istim imenom, pretpostavka je da su one spojene i na taj nain je mogue izbjei nepregledne sheme s previe linija. Vrlo je vano razumjeti i odnos prilikom imenovanja sabirnica i obinih linija. Ukoliko postoji 8bitna sabirnica naziva LEDS[7..0] i elimo spojiti odreenu liniju na najnii bit te sabirnice, tu liniju moramo nazvati LEDS0. Radi jednostavnijeg razumijevanja sheme, poeljno je dodatno . Spajanje sabirnica razliitih irina koristiti sabirnike prikljuke predstavljene simbolom mogue je odabirom simbola i podeavanjem eljenih irina na spoju. Ukoliko pak elimo odreenu liniju fiksno postaviti u logiku nulu ili logiku jedinicu, odabiremo ili . Ekvivalenti za sabirnice su i .

Slika 5 - Alatna traka za shematsko projektiranje

5/6

4.

Implementacija i testiranje

Nakon VHDL modeliranja i unosa potpune sheme sustava, potrebno je odabrati pogled Devices (View > Devices View) i pokrenuti implementaciju. Potom se sustav testira na razvojnoj ploici i po potrebi ispravljaju greke. Napomena: DIP sklopke na ploici su aktivne nisko! Ukoliko se nalaze u poloaju ON, izlaz je logika nula!

5.

Literatura

[1] Implementing an 8-bit Processor-based Design in an FPGA Tutorial, http://www.protel.com/files/altiumdesigner/s08/learningguides/TU0118 Implementing an 8bit Processor-based Design in an FPGA.pdf [2] TSK51x MCU Core Reference, http://www.altium.com/files/learningguides/CR0115 TSK51x MCU.pdf

6/6