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Diseinu eta Simulazio Elektronikoa1
PRACTICA DE AULA 2009-03-09 Amp. MultietapaAcoplamiento RC
ANÁLISIS EN CONTINUA
Q1 es un JFET de canal nSuponemos Q1 en SATURACIÓN
 
Diseinu eta Simulazio Elektronikoa2
 I 
 D
2
=
41.65
mA
⇒
V 
GS 
2
=
−
13.74
v
⇒
T 
2
CORTADO
⇒
 Niega la hipótesisinicial  I 
 D
2
=
7.93
mA
⇒
V 
GS 
2
=
−
2.62
v
⇒
T 
2
SATURADO
⇒
Confirma la hipótesisinicial 
 Comprobamos que T2 está en saturaciónQ2 es un BJT de tipo PNPSuponemos Q2 en ACTIVA
 
Diseinu eta Simulazio Elektronikoa3
 I 
C 
?
⇒
I 
 B
?
⇒
Malla deentrada
10
+
6.66
 I 
 B
+
V 
 EB
,
ON 
+
5
 I 
 E 
−
15
=
010
+
6.66
 I 
 B
+
V 
 EB
,
ON 
+
5
⋅
1
+
β 
( )
⋅
 I 
 B
−
15
=
010
+
6.66
 I 
 B
+
0.7
+
5
⋅
1
+
150
( )
⋅
 I 
 B
−
15
=
0
 I 
 B
=
5.64
µ 
 A
⇒
I 
C 
=
β 
⋅
 I 
 B
=
150
⋅
0.00564
=
0.846
mA
 
ANÁLISIS EN ALTERNA
Calculamos
of 00

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