4.

4 Multivibrabadores CIRCUITO MULTIVIBRADORES Un multivibrador es un circuito que tiene dos estados independientes, uno con una salida alta y otro con una salida baja. Los dos estados de un circuito multivibrador se producen retroalimentando la salida a la entrada, haciendo por tanto que la salida quede afectada por s misma. MULTIVIBRADORES ASTABLES Presentan dos estados semiestables. No requiere de una excitacin externa para el cambio de estado En electrnica, un astable es un multivibrador que no tiene ningn estado estable, lo que significa que posee dos estados "cuasi-estables" en cada entre uno los de que ellos conmuta, un tiempo

permaneciendo

determinado. La frecuencia de conmutacin depende, en general, de la carga y descarga de condensadores. Entre sus mltiples aplicaciones se cuentan la generacin de ondas peridicas (generador de reloj) y de trenes de impulsos. En la Figura 1 se muestra el esquema de un multivibrador astable realizado con componentes discretos.

El funcionamiento de este circuito es el siguiente: Al aplicar la tensin de alimentacin (Vcc), los

dos transistores iniciaran la conduccin, ya que sus bases reciben un potencial positivo a travs de las resistencias R2 y R-3, pero como los transistores no sern exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del material semiconductor, uno conducir antes o ms rpido que el otro. Supongamos que es TR-1 el que conduce primero. En estas condiciones el voltaje en su colector estar prximo a 0 voltios, por lo que el C-1 comenzar a cargarse a travs de R-2. Cuando el voltaje en C-1 alcance los 0,6 V, TR-2 comenzar a conducir, pasando la salida a nivel bajo (tensin prxima a 0V). C-2, que se haba cargado va R-4 y unin baseemisor de TR-1, se descargar ahora provocando el

bloqueo

de

TR-1.

C-2 comienza a cargarse va R-3 y al alcanzar la tensin de 0,6 V provocar nuevamente la conduccin de TR-1, la descarga de C-1, el bloqueo de TR-2 y el pase a nivel alto (tensin prxima a Vcc (+) de la salida Y).

A partir de aqu la secuencia se repite indefinidamente, dependiendo los tiempos de conduccin y bloqueo de cada transistor de las relaciones R-2/C-1 y R-3/C-2. Estos tiempos no son necesariamente iguales, por lo que pueden obtenerse distintos ciclos de trabajo actuando sobre los valores de dichos componentes. MULTIVIBRADORES MONOESTABLES: Presentan un estado estable y uno semiestable. Requiere de una excitacin externa para el cambio de estado. Un multivibrador monoestable, a veces es llamado circuito de "un disparo" produce un solo pulso de una duracin fija despus de recibir un pulso de disparo en la entrada. Como implica su nombre, el multivibrador monoestable solamente tiene un estado estable de salida auto sustentado.

El

otro

estado

de

salida

es

introducido

momentneamente mientras se produce el pulso, y nicamente despus que la seal de entrada haya sido recibida. La duracin del pulso de salida est determinada nicamente por las caractersticas del multivibrador y no est afectada por la duracin del pulso de entrada. Despus de producir su pulso de salida, el multivibrador monoestable se reinicia a si mismo y se prepara para recibir otro disparo de entrada. Un multivibrador

monoestable se forma conectando dos compuertas NOR con un circuito RC simple. TIMER 555 El timer 555 es un circuito integrado, el cual es usado como un multivibrador o controlador de voltaje oscilatorio. Este circuito consiste bsicamente en dos

comparadores, resistencia divisora de voltaje, un flip flop y descarga al transmisor, estos dos estados dividen de

quien los pueda manejar un alto voltaje o bajo voltaje. El estado de salida puede ser controlado propiedades por sus

en seal de entrada y reloj controlador de

los elementos que contienen a este.

SISTEMAS SECUENCIALES SNCRONOS

 Sistemas Secuenciales Sncronos, en los que su comportamiento puede definirse en instantes de discretos de tiempo, se necesita una sincronizacin de los elementos del sistema mediante una seal de reloj, que no es ms que un tren de pulsos peridico. Las variables internas no cambian hasta que no se llega un pulso del reloj.. El cambio de las variables internas se puede producir de dos maneras en un sistema secuencial sncrono: Por niveles, cuando permiten que las

variables de entrada acten sobre el sistema en el instante en el que la seal de reloj toma un

determinado nivel lgico (0 1), Por flancos, o cambios de nivel, cuando la

accin de las variables de entrada sobre el sistema se produce cuando ocurre un flanco activo del reloj. Este flanco activo puede ser de subida (cambio de 0 a 1) o de bajada (cambio de 1 a 0). El elemento de memoria bsico de los circuitos secuenciales sncronos es el biestable. Almacena el estado 0 el estado 1, y de ah su nombre, tienen dos estados estables de funcionamiento. Tambin se les suele conocer como FLIP-FLOPS. ANLISIS SNCRONOS DE CIRCUITOS SECUENCIALES

El anlisis consiste en obtener una tabla de estados (o tabla de transicin) y/o un diagrama de flujo, de las secuencias de tiempo de las entradas, salidas y estados internos del sistema secuencial. Tambin es posible escribir expresiones booleanas que describan su

comportamiento. La tabla consta de 4 secciones principales: entrada, estado presente, estado futuro y salida. En la seccin estado presente se indica los estados de los FF antes de la ocurrencia del pulso de reloj bajo las condiciones de entrada indicadas. En la seccin estado siguiente se muestra el estado de los FF despus del pulso. Y la seccin de salida muestra los valores de las variables de salida durante el estado presente. El comportamiento de los circuitos secuenciales se determina de las entradas, las salidas y los estados delos Flip-Flops. Ambas salidas y el estado siguiente son una funcin de las entradas y del estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de la secuencia de tiempos de las entradas, salidas y estados internos. Es posible escribir expresiones booleanas que describan el comportamiento de los circuitos secuenciales. Sin embargo, estas expresiones deben incluir la secuencia de tiempos necesaria directa o indirectamente.

Un diagrama lgico secuencial se reconoce como un circuito si ste incluye Flip-Flops. Los FF pueden ser de cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales. Muchos circuitos lgicos contienen Flip-Flops y compuertas lgicas que se conectan para realizar una operacin especfica. Con frecuencia se usa una seal de reloj primaria para ocasionar que los niveles lgicos del circuito pasen a travs de una determinada secuencia de estados. En trminos generales, los circuitos secuenciales se analizan siguiendo el

procedimiento que se describe a continuacin Pasos para el anlisis 1. Examinar el diagrama del circuito y buscar estructuras como contadores o registros de corrimiento para su simplificacin. 2. Determinar los niveles lgicos que estn presentes en las entradas de cada Flip-Flop antes de la incidencia del primer pulso del reloj. 3. Utilizar estos niveles para determinar la forma en que cada multivibrador cambiar en respuesta al primer pulso de reloj. 4. Repetir los pasos 2 y 3 para cada pulso sucesivo de reloj.

DISEO

DE

CIRCUITOS

SECUENCIALES

SNCRONOS CON F-F Se pueden seguir una serie sencilla de pasos: 1. Se parte de las especificaciones de funcionamiento, que puede incluir un diagrama de flujo. 2. Se obtiene la tabla de estados. 3. Se procede a la reduccin del nmero de estados, es opcional. 4. Se asignan valores binarios a cada estado de la tabla y obtenemos una tabla de transicin. 5. Se determina el nmero de FF necesarios y se asigna un smbolo a cada uno. 6. Se escoge el tipo de FF que va a utilizarse 7. Mediante la tabla de transicin se derivan las entradas de los biestable (tabla de excitacin) y las salidas. stas suelen ser funciones combinacionales. 8. Mediante algn mtodo (Karnaugh, McCluskey ...) se simplifican dichas funciones o se construyen usando dispositivos MSI o PLDs. 9. Dibujar el diagrama lgico

Modelo de Moore.- Un modelo ms completo de lo que puede ser un circuito secuencial es el denominado Modelo de Moore consiste en dos bloques (circuitos) de lgica combinacional mas un bloque de memoria La lgica de estado siguiente que define la

manera de generar las variables de estado a partir de las entradas La Lgica de salida que define la manera en

que se obtienen las salidas del circuito a partir de las variables de estado Este modelo tiene la particularidad de que las salidas slo son funcin de las variables de estado, es decir, del estado presente. Por ello, cuando en un circuito, las salidas solo dependen de las variables de estado, se les llama Salidas tipo Moore. Modelo de Mealy.- En un modelo ms completo, las salidas en instantes anteriores estn expresadas por un

conjunto de

variables de estado, de manera que las

salidas actuales dependen tanto de las entradas como de las variables de estado las cuales son guardadas en dispositivos de memoria. Este es el modelo ms completo de un circuito secuencial y se denomina Modelo de Mealy. TABLA DE ESTADO O TABLA CARACTERSTICA Esta es otra manera de organizar en forma de tabla el comportamiento del circuito secuencial, Se trata

bsicamente de la misma tabla de funcionamiento ya descrita, salvo que ahora no se introduce ninguna variable de manera que el estado presente (Qo) se trata como si fuera otra entrada. Para el ejemplo del FF-SR tendremos Estado Estado presente Q0 Entrada s en Tn S R A 0 0 A 0 1 A 0 0 1 1 0 0 0 0 Estado siguiente Q*

0 1

No valida

1 0

1 1

1 0

1 1

No valida

DIAGRAMA DE ESTADO CLSICO La misma informacin especificada por la tabla de

funcionamiento puede ser representada de varias maneras diferentes, por ejemplo, el siguiente diagrama es una

alternativa grfica que tiene la particularidad de enfatizar el nmero y nombre de los estados del circuito, por ello se le llama diagrama de estado o de estado clsico. As, para el FF-SR:

Un ejemplo de una tabla de transicin de estados para una mquina M junto con el correspondiente diagrama de estados est dado abajo. Tabla de Transicin de Estados Entrada Estado S1
1

S
2

S2
2

S
1

Obsrvese que el diagrama de estado clsico incluye informacin separada de la siguiente manera: - Nombres simblicos dados a los estados (opcional) Nombres y valores que las variables de estado

toman en cada estado. - Nombres y valores de las variables de entrada Transiciones posibles de un estado a otro y

condiciones (sobre las variables de entrada) para producir dicha transicin. En algunas variantes de diagrama de estado se

incluye tambin informacin sobre las variables de salida que no se muestran en el ejemplo, dado que para el FF-SR la variable de estado Q coincide con la variable de salida.

ECUACIONES DE ESTADOS Un circuito secuencial queda completamente

determinado si en cada estado presente en que se encuentre se conoce.

1. Los valores de las seales de salida del circuito y 2. El estado siguiente al cual pasa el circuito cuando ocurra un pulso de reloj. Como el estado del circuito secuencial es el conjunto de estados de los flip-flops individuales, para conocer el estado siguiente del circuito se debe conocer el estado siguiente de cada uno de los flip-flops. Una ecuacin de estado es una expresin algebraica que proporciona el estado siguiente de un flip-flop particular en funcin del estado presente en un circuito secuencial y de los valores que tengan las seales de entrada al mismo. El lado izquierdo de la ecuacin denota el estado siguiente y el lado derecho es una funcin de Boole que evaluada produce el valor del estado siguiente del flip-flop. Por ejemplo, la ecuacin de estado A(t+1) = xAB + xAB es la ecuacin de estado del flip-flop A de un circuito secuencial con dos flip-flops A y B y una sola seal de entrada: x. La ecuacin anterior nos dice que el estado siguiente del flip-flop A, A(t+1), es 1 si: 1. el estado presente en el circuito es el estado 01 y x=0,

2. el estado presente en el circuito es el estado 00 y x=1. En cualquier otra condicin, el estado siguiente del flip-flop A ser el estado 0. ECUACIONES DE ENTRADA DE LOS FLIPFLOP ECUACIONES DE SALIDA DEL SISTEMA

TABLA DE EXCITACIN La informacin que guarda el diagrama de estado clsico se puede representar en forma de tabla colocando todas las transiciones posibles de un estado a otro como variables independientes de la tabla y las entradas como variables dependientes, es decir, se genera un rengln de la tabla por cada transicin y anotando los valores necesarios de las entradas para producir dicha transicin. As, para el ejemplo del FF-SR se obtiene

Transacciones posibles Q0 Q*

Entradas

que

producen la transaccin S R

0 0 0 1 1 0 1 1

0 * 1 0 0 1 0

DIAGRAMAS DE TIEMPO Los diagramas de tiempo son representaciones grficas de la evolucin de los valores que toman las variables de inters en un circuito digital, de la manera como se podran ver en la pantalla de un osciloscopio. Los diagramas de tiempo no son una herramienta propia de los circuitos secuenciales, ya que estos tambin son tiles para circuitos combinacionales como se ilustr en los captulos anteriores, sin embargo, en el caso de los

circuitos secuenciales, la informacin de tiempo es ms crucial por esto los diagramas de tiempo cobran una mayor importancia que en el caso combinacional. Es importante mencionar que estos diagramas no son nicos para un circuito dado, de hecho, pueden poseer informacin incompleta o en ocasiones redundante

ASIGNACION Y REDUCCCION DE ESTADOS Estados equivalentes. Dos mquinas secuenciales son equivalentes si la

relacin entre la entrada y la salida son idnticas para todas las posibles secuencias de entrada. Un diseo en particular puede ser representado por varios diagramas de estado equivalentes. Los costos de implementacin pueden ser diferentes; en general los diagramas que tengan ms estados requieren ms elementos de memoria y por lo tanto tambin necesitan ms redes combinacionales para determinar el prximo estado. Dos estados son equivalentes si no puede distinguirse entre ellos. Esto implica que si se aplica cualquier

secuencia de entrada, a partir de esos estados, se observan iguales secuencias de salida. Puede determinarse, por inspeccin, que dos estados son equivalentes si tienen iguales renglones en la matriz de transiciones. Es decir, para iguales entradas van a iguales estados prximos o futuros, con salidas iguales. Uno de estos estados puede removerse sin alterar la conducta de la mquina. Esto se logra modificando la tabla de modo que no se invoque el estado eliminado sino a su equivalente. La reduccin de estados puede disminuir el nmero de flip-flops necesarios y a la vez puede introducir ms estado superfluos, lo cual simplifica el diseo combinacional para determinar el prximo estado. Una lgica ms simple implica, en general, menor complejidad de conexiones y menores tiempos de propagacin. Estrategias de asignacin. Si la codificacin conduce a un mnimo nmero de flipflops las funciones combinacionales de prximo estado resultan complejas. Esta asignacin resulta adecuada cuando la implementacin se realiza mediante CPLD.

La codificacin one-hot emplea un flip-flop por estado, de este modo el diseo de las funciones combinacionales de prximo estado resultan ms sencillas. Esta forma de codificacin presenta ventajas cuando se implementa en FPGA, dispositivos que tienen bastantes flip-flops y generadores de funciones de ancho limitado. Por ejemplo para tres estados, los cdigos binarios seran: 001, 010, 100. En la codificacin de contadores, pueden asociarse los estados a las salidas del dispositivo, haciendo innecesarias las redes combinacionales de salida. Debido a que no existen algoritmos polinomiales para enfrentar este problema se han desarrollado algunas heursticas. Reglas para la asignacin de Estados. La forma tradicional de enfrentar el problema de la codificacin binaria de estados es la aplicacin de reglas para efectuar la asignacin. Estas reglas o heursticas son las siguientes: Regla de Alta prioridad:

Estados que tienen iguales estados prximos, para una entrada dada, se los debe asignar como lgicamente adyacentes. Fundamentacin de la regla: Las funciones de Estado Prximo pueden simplificarse al disminuir la distancia entre Si y Sj. De este modo aumentan las adyacencias de los min trminos de los unos de S. Regla de Prioridad Media: Estados prximos de un estado presente, bajo

entradas lgicamente adyacentes (a distancia unitaria), se los debe asignar como lgicamente adyacentes. Fundamentacin de la regla: Las funciones de Estado Prximo pueden simplificarse al disminuir la distancia entre Si y Sj. De este modo aumentan las adyacencias de los mintrminos de los unos de Si y Sj. Regla de Baja Prioridad: Estados con la misma salida para una entrada dada, se los debe asignar como lgicamente adyacentes. Fundamentacin de la regla: Las funciones de Salida pueden simplificarse al disminuir la distancia entre Si y Sj. De este modo aumentan las adyacencias de los

mintrminos de los unos de la salida.

http://prof.usb.ve/gsanchez/Curso_Elec3/monoestable s.html

http://www.usc.edu.co/laboratorios/files/ECUACIONES %20DE%20ESTADO.pdf

http://www.lci.ulsa.mx/Material/ewb/pdf/ape.pdf http://www2.elo.utfsm.cl/~lsb/elo211/clases/c12.pdf http://emp.usb.ve/mrivas/tema_5a.pdf http://www.ufps.edu.co/materias/uelectro/htdocs/conte/ vhdl/vhdl4.htm

http://sistemas.ing.ula.ve/~wladimir/SistemasLogicos/S istemasLogicos13.pdf http://bloganalisis1.files.wordpress.com/2011/01/apunt esdsd10_mealy_moore.pdf

c.fie.umich.mx/~jrincon/apuntes%20circuitos%20secu enciales.pdf CIRCUITOS DE MEALY Y MOORE

Modelos/Maquinas/Autmatas Mealy: las salidas estn en funcin de dos, el estado presente y la entrada. Moore: Las salidas estn en funcin del estado presente solamente.

Mealy: Dado el estado actual Q. Si llega un valor a la entrada el circuito de lgica / combinacional (L/C) calcula el estado siguiente y la salida. Cuando llega un pulso de reloj, se captura el nuevo estado. Defecto: Con el pulso de reloj se captura el nuevo estado y el L/C recalcula otro estado y una nueva salida

MOORE Los estados de los circuitos son tambin las salidas del mismo. Es muy usado para generar secuencias de conteo ya que requiere menos circuitos combinacionales.

En la mquina de Moore, la salida se toma directamente del registro, por lo que no necesita logica combinacional para sintetizar la salida. Autmata Mealy/Moore El autmata hibrido Mealy/Moore modela un ente que va de un estado actual Q a un estado siguiente Q+1. Se genera una salida Mealy debido a la transicin entre estados. Se genera una salida Moore debido al estado actual del ente. La seal de entrada se opera entre transciones de reloj generndose: Tendencia a un nuevo estado La salida Mealy. Llega salida Mealy: Se captura nuevo estado Se calcula salida Moore Si la entrada oscila la seal oscila.

SISTEMAS SECUENCIALES ASNCRONOS, Actan de forma continua en el tiempo, un cambio de las entradas provoca los cambios en las variables internas

sin esperar a la intervencin de un reloj. Son sistemas ms difciles de disear. DISEO SECUENCIAL ASNCRONO (DSA) Para disear un circuito secuencial asncrono existe una caracterstica fundamental: Las entradas jams pueden ser simultneas. Su estructura general se expresa a travs de este diagrama de bloques:

En este caso, se puede definir las seales presentes como: LCS: Lgica Combinacional de Salida

LCE: Lgica Combinacional de Excitacin (Produce los estados ES: Estado EP: Estado Presente internos) Siguiente

La construccin de un dispositivo de memoria se puede realizar a travs de RETROALIMENTACIN

DIRECTA o con LATCH (CERROJO). Con el primero se tiene dos estados que corresponden a: Zm = F(Xn, Yk) ESTADO DE SALIDA y,

Yk = G(Xn, Yk)

ESTADO DE EXCITACIN

Un estado es la representacin estable de un circuito secuencial. La representacin de un estado es la siguiente:

Aqu quedan definidas las partes que se incluyen en un diagrama de estados. X1 y X2 son las entradas al sistema, dependiendo de los valores que puedan tomar, se cambiar de estado o permanecer en el mismo. Q es la salida del sistema, se puede dar en la transicin o en en el

estado,

segn

si

la

mquina

de

estado

es MEALY o MOORE respectivamente. Para hacer un diseo de estas caractersticas se debe tener en cuenta los siguientes pasos: 1. Condiciones del diseo Establece cmo debe operar la mquina que se va disear, el comportamiento de la(s) salida(s) segn varen la(s) entrada(s). Puede valerse de un diagrama de tiempos. Ejemplo: Para un Flip Flop tipo D, las seales de entrada salida deben operar as:

Las entradas son Q y C, y la salida es Q. Q = D cuando C pasa de 0 a 1 2. Diagrama de estados Especifica grficamente, con la representacin

pactada para estados, el funcionamiento del diseo.

Para el ejemplo del FF tipo D, resultan 8 estados relacionados as:

3. Matriz de Flujo Primitiva . Matriz de Flujo Primitiva Consiste en ubicar en las columnas las diferentes combinaciones de las entradas y en las filas los estados. En una fila slo habr un estado estable (un estado estable es aquel en el cual una salida entra al mismo estado. Las

columnas pueden tener ms de un estado pero sus salidas deben ser complementarias.

4. 4.1 Simplificacin de Tabla Primitiva Los estados compatibles son aquellos en los que todas las combinaciones de entrada van a los mismos estados con idnticas salidas o a estados compatibles. a y b = S son estados compatibles a y c = S son estados compatibles

b y d = S son estados compatibles e y f = S son estados compatibles e y g = S son estados compatibles f y g = S son estados compatibles f y h = S son estados compatibles 4.2 Diagrama de Fusin Uniendo los estados que son compatibles en un nuevo grfico, se determina el diagrama de fusin. Cuando se

forma un tringulo, se toma los tres estados y se les asigna una nueva variable.

El tringulo formado por A B D se le asigna el nombre i El estado C pasa a ser j

El trngulo formado por E F G se le asigna el nombre k El estado H pasa a ser l 4.3 Matriz de Fusin Se repite el proceso de matriz para luego hacer una conversin. E P\DC 0 i 0 1 i 0 1 i 1 0 i ,_ j 1

,0 ,0 ,0

i , _ --l

,_ k

k ,0 k ,1 -

,_ ,1 ,1 l i

, 0 , _ ------ , _

5. Conversin de las Variables de Estado a Binario La conversin se realiza para crear un nuevo diagrama de estados.

De aqu en adelante, se puede optar por dos opciones: hacer el anlisis para obtener la circuitera lgica de manera fsica o hacer el diseo en VHDL. Pues, en este caso, se optar por VHDL.

Este diseo podra ser de la siguiente manera

library ieee; use ieee.std_logic_1164.all;

entity fftipod is port ( D : in bit; C : in bit; Q : out bit ); end fftipod;

architecture gabriel of fftipod is type STATE_TYPE is (g0, g1, g2, g3); signal state : STATE_TYPE; begin

process begin

case state is

when g0=> if ((D = '0' and C = '0') or (D = '0' and C = '1') or (D = '1' and

C = '1')) then state <= g0; elsif (D = '1' and C = '0') then state <= g1; end if;

when g1=> if (D = '1' and C = '0') then state <= g1; elsif (D = '0' and C = '0') then state <= g0; elsif (D = '1' and C = '1') then state <= g2; end if;

when g2=> if ((D = '1' and C = '0') or (D = '1' and C = '1') or (D = '0' and C = '1')) then state <= g2; elsif (D = '0' and C = '0') then state <= g3; end if;

when g3=> if (D = '0' and C = '0') then

state <= g3; elsif (D = '0' and C = '1') then state <= g0; elsif (D = '1' and C = '0') then state <= g2; end if; end case; end process; Q <= '0' when state = g0 or state = g1 else '1' when state = g2 or state = g3; end gabriel; > Lo que da como resultado: