RANGKAIAN LOGIKA KOMBINASIONAL / MODUL III

Praktikan: Nicholas Melky S Sianipar (13206010) Asisten: Eka Waktu Percobaan: 31 Oktober 2008 EL2195 Sistem Digital Laboratorium Dasar Teknik Elektro Sekolah Teknik Elektro dan Informatika ITB

Abstrak

Pada praktikum ini praktikan mencoba mendesain rangkaian kombinasional sederhana dan decoder BCDto-7-segmen untuk diimplementasikan di dalam FPGA. Setelah perancangan dibuat, rangkaian verifikasi fungsinya menggunakan simulasi fungsional dan juga diidentifikasi worst case delay pathnya menggunakan analisis dan simulasi waktu. Praktikan dapat juga melihat pengaruh wakt u tunda maksimum pada rangkaian. Apabila hasil simulasi yang didapatkan sudah sesuai, rancangan didownload ke FPGA dan dapat dicoba kebenaran fungsinya dengan memberi inputnya pada flex switch.
1 Pendahuluan

Pada praktikum ini praktikan akan mencoba merancang rangkaian digital pada software Altera Quartus II 6.0. Untuk mendesain rangkaian dan mencobanya pada FPGA praktikan harus mengetahui prosedur percobaan yang mana prosedurnya sama dengan prosedur pada percobaan modul II ditambah dengan simulasi Timing dan Functional serta Simulasi Worst Case Delay. Urutan prosedur percobaan adalah : Pembuatan project sederhana dan BCD-to-7segmen, Memasukan desain skematik atau VHDL, Kompilasi, Pembuatan Netlist dan simulasi fungsional, Simulasi Timing, Simulasi Worst Case Delay, dan Memprogram ke dalam FPGA.. FPGA yang digunakan pada praktikum ini adalah FPGA EP2C20F484C7N.
2 Dasar Teori

Dalam teknologi Altera Cyclone yang kita gunakan, fungsi logika diuraikan oleh software implementasi kedalam bentuk subfungsi 4-masukan. Setiap subfungsi kemudian diimplementasikan oleh tabel kebenaran yang bekerja seperti multiplexer dan dibuat dengan memprogram SRAM yang mendefinisikan fungsionalitas dari FPGA. Setiap tabel kebenaran memiliki waktu tunda yang berkontribusi ke waktu tunda keseluruhan. Sedangkan untuk membedakan antara rangkaian kombinasional dan sekuensial, dalam subfungsi juga diberikan sebuah D flip-flop seperti yang terlihat pada gambar 2-1 .

Gambar 2-1 Bentuk subfungsi yang merepresentasikan logika pada FPGA

Penguraian kedalam subfungsi yang dikombinasikan dengan routing interkoneksi menghasilkan ketidakpastian dalam delay propagasi dari masukan ke keluaran dalam

implementasi rangkaian. Suatu persamaan logika dengan 2 variabel mungkin saja memiliki waktu tunda yang sama dengan yang menggunakan 4 variabel karena bentuk subfungsi FPGA. Perancang yang berpengalaman mungkin bisa menggunakan pengaturan tertentu untuk menspesifikasikan waktu tunda maksimum yang dapat diterima. Apapun masalahnya, sangat berguna bagi kita untuk mengetahui berapa waktu tunda dari rangkaian kita. Karena hampir semua rangkaian kombinasional ditempatkan pada kondisi sekuensial, biasanya kita tertarik pada worst case delay yang bisa terjadi dalam operasi rangkaian dari masukan rangkaian kombinasional ke setiap keluaran rangkaian kombinasional. Estimasi worst case delay ditentukan dengan menambahkan delay perkiraan maksimum kedalam rangkaian kombinasional termasuk logika dan interkoneksi. Karena ketidakpastian ini, worst case delay hanya bisa ditentukan setelah proses implementasi selesai termasuk penguraian menjadi subfungsi dan routing interkoneksi. Dalam percobaan ini, kita akan membangun dua rangkaian. Dengan rangkaian pertama kita akan melihat beberapa tipe dari simulasi yang dapat kita gunakan dan melihat kemungkinan efek dari proses penguraian yang mengimplementasikan rangkaian sebenarnya secara fisik. Kemudian dengan rangkaian kedua, selain memverifikasi fungsionalitasnya, kita juga akan mencari worst case delay dari setiap masukan ke setiap keluaran dan akan menggunakan metode simulasi yang hanya dapat diaplikasikan pada rangkaian sederhana untk mencari jalur sebenarnya yang ditempuh dimana delay ditemukan. Dengan Mengetahui jalur dari worst case delay kita kemudian bisa mengukur delay pada setiap titik jalur tersebut di lab. Delay yang terukur ini bukanlah worst case delay tetapi lebih kepada waktu tunda rata-rata.

Gambar 2-2 Konvensi penomoran 7-segmen dan Pola Display 7-segmen

Rangkaian ini digunakan untuk mengkonversikan suatu nilai desimal terkode biner(BCD) ke pola segmen yang sesuai pada display 7-segmen. Karena nilai BCD adalah angka 4-bit pada jangkauan 0-9, bagaimana kita memperlakukan nilai 10-15(dont care atau tidak) akan berpengaruh pada desain kita.
3 Metodologi Secara umum alur perancangan rangkaian digital dengan menggunakan FPGA dari ALTERA dapat digambarkan seperti flowchart pada gambar dibawah ini:

Gambar 3-1 Flowchart umum proses perancangan

Gambar 3-2 Rangkaian Sederhana dalam Skematik

Gambar 3-3 Rangkaian BCD-to-7-segmen dalam Skematik

Gambar 3-4 Pemasangan Kaki pin pada BCD-to-7-segmen dalam Skematik

Hasil dan Analisis

Data hasil percobaan didapatkan sebagai berikut :

Gambar 4-1. Hasil Simulasi Fungsional Rangkaian Sederhana

Clock Time = 20.0 ns

Gambar 4-2. Hasil Simulasi Timing Rangkaian Sederhana

Clock Time = 20.0 ns

Dari data diatas dapat disimpulkan hasil output rangkaian sesuai dengan desain skematiknya. Perbedaan kedua simulasi yaitu pada Simulasi Fungsional perubahan GPIO[16] dari 1 0 terjadi pada waktu ke 490 ns sedangkan pada simulasi Timing terjadi pada waktu ke 498ns. Perbedaan ini terjadi karena pada simulasi timing, delay setiap gate diperhitungkan sehingga mode simulasi Timing adalah permodelan secara akurat pada kondisi nyata. Hasil sebenarnya diharapkan sama dengan hasil simulasi karena delay gate seharusnya diperhitungkan dalam kondisi nyata.
Gambar 4-3. Hasil Simulasi Fungsional Rangkaian BCD-to-7-segmen

Gambar 4-3. Hasil Simulasi Timing Rangkaian BCD-to-7-segmen

Gambar 4-3. Menghitung Delay untuk Xi = SW1[1] dan Yj = HEX1[5]

Worst Case-tpd From SW1[1] To HEX[5].

Dari data diatas, simulasi rangkaian BCD-to-7-segmen telah sesuai dengan yang diharapkan. Tapi terdapat perbedaan antara kedua simulasi, sama seperti pada rangkaian sederhana yang mana pada simulasi timing, delay setiap gate pada skematiknya diperhitungkan. Perhitungan worst case delay (Gambar 4-3) diperoleh dengan masukan input = D1 dan keluaran output pada F yaitu pada SW1[1] berubah 0 1 dengan delay = +8.089 (kondisi SW1[0], SW1[2], SW1[3] = 0).
Tabel 4-5. Hasil Pengimplementasian BCD-to-7-segmen

Switch -1 0

Switch -2 0

Switch -3 0

Switch -4 1

OUTPUT

0 Switch terbuka 1 Switch tertutup

LED nyala

LED mati

Dari data hasil pengimplementasian BCD-to-7-segmen, didapatkan bahwa hasil simulasi dan verifikasi input pada FPGA sesuai penggambaran hardware pada skematik. Namun, pada hasil impelmentasi diperoleh bahwa 7-segmen menggunakan input LOW.
5 Kesimpulan

Peracangan rangakaian digital dapat dilakukan dengan pendekatan skematik maupun VHDL. Hasil perancangan dapat disimulasikan baik dengan simulasi fungsional dan simulasi timing. Dengan simulasi timing kita dapat menghitung worst case delay path suatu rangkaian. Setelah program didownload, program yang dijalankan pada FPGA dapat diverifikasi kebenarannya.
6 Daftar Pustaka

[1] [2]

Frank Vahid, Digital Design, Hal. 165-170, John Wiley & Sons Inc., California, 2007 Z. Vranesic, Fundamentals of Digital Logic, Hal. 271-278, McGraw-Hill, New York, 2005