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Table Of Contents

INTRODUCCIÓN
1.1 ESTRUCTURA GENERAL DE UNA COMPUTADORA
1.2 TIPOS DE COMPUTADORAS
1.2.1 COMPUTADORAS SECUENCIALES
1.2.2 COMPUTADORAS PARALELAS
1.3 SEGMENTACIÓN ENCAUZADA
1.4 EL CONTROLADOR DE LA COMPUTADORA
1.5 COMPUTADORAS PARALELAS
1.5.1 ARQUITECTURAS SIMD
1.5.2 ARQUITECTURAS MIMD
MÁQUINAS DE ESTADOS Y SU CONSTRUCCIÓN
2.1.1 EL ALGORITMO DE LA MÁQUINA DE ESTADOS
2.2.2 REPRESENTACIÓN DE DECISIONES
2.4.2 UNIDAD BÁSICA DE ALMACENAMIENTO
2.4.5 PROCEDIMIENTO PARA EL DISEÑO DE CIRCUITOS SECUENCIALES
3.2 DIRECCIONAMIENTO DE ENTRADA-ESTADO
3.3 DIRECCIONAMIENTO IMPLÍCITO
4.1 EL SECUENCIADOR BÁSICO
4.2 INSTRUCCIONES PARA EL SECUENCIADOR
4.2.2 SALTO CONDICIONAL (SCO)
4.2.3 SALTO DE TRANSFORMACIÓN (ST)
4.2.4 SALTO CONDICIONAL USANDO LA DIRECCIÓN DE LAS INTERRUPCIONES (SCI)
4.3 SECUENCIADORES Y MEMORIAS
4.4 IMPLANTACIÓN DE CARTAS ASM USANDO SECUENCIADORES
COMPONENTES BÁSICOS DE UN PROCESADOR
5.1 ESTRUCTURA BÁSICA DE UNA COMPUTADORA
5.2 UNIDAD DE CONTROL DE LA COMPUTADORA (UCC)
5.3 UNIDAD DE PROCESOS ARITMÉTICOS (UPA)
5.4 REGISTROS INTERNOS
5.4.1 REGISTROS ACUMULADORES
5.4.2 ALGORITMO DE LA MULTIPLICACIÓN
5.4.3 REGISTRO CONTADOR DE 16 BITS
5.5 UNIDAD DE CONTROL DE PROGRAMA (UCP)
5.6 REGISTRO DE ESTADOS O BANDERAS
5.7 UNIDAD DE CONTROL DE INTERRUPCIONES (UCI)
6.1 ARQUITECTURA DEL MICROPROCESADOR 68HC11
6.2.1 ACCESO INMEDIATO
6.2.2 ACCESO EXTENDIDO
6.2.3 ACCESO DIRECTO
6.2.4 ACCESO INDEXADO
6.2.5 ACCESO RELATIVO
6.2.6 ACCESO INHERENTE
6.3 MICROPROGRAMACIÓN
6.3.1 INSTRUCCIÓN INX (Acceso Inherente)
6.3.2 INSTRUCCIÓN INY (Acceso Inherente)
6.3.3 INSTRUCCIÓN XGDX (Acceso Inherente)
6.3.4 INSTRUCCIÓN LDAB (Acceso Inmediato)
6.3.5 INSTRUCCIÓN LDAA (Acceso Inmediato)
6.3.6 INSTRUCCIÓN SUBA (Acceso Extendido)
6.3.7 INSTRUCCIÓN BRA (Acceso Relativo)
6.3.8 INSTRUCCIÓN BEQ (Acceso Relativo)
6.3.9 INSTRUCCIÓN JSR (Acceso Extendido)
6.3.10 INSTRUCCIÓN RTS (Acceso Inherente)
6.3.11 ATENCIÓN A INTERRUPCIONES
7.1 INTRODUCCIÓN
7.2 LA ARQUITECTURA SEGMENTADA DEL 68HC11
7.2.1 ETAPA 1 - LECTURA DE LA INSTRUCCIÓN
7.2.3 ETAPA 3 - EJECUCIÓN / CÁLCULO DE BANDERAS Y SALTOS
7.2.4 ETAPA 4 – POST-ESCRITURA
7.2.5 REPRESENTACIÓN GRÁFICA DE LA SEGMENTACIÓN ENCAUZADA
7.3 CONJUNTO DE INSTRUCCIONES
7.3.1 INSTRUCCIÓN LDAA (Acceso Inmediato)
7.3.2 INSTRUCCIÓN ABA (Acceso Inherente)
7.3.3 INSTRUCCIÓN ANDB (Acceso Extendido)
7.3.4 INSTRUCCIÓN ASL (Acceso Indexado)
7.3.5 INSTRUCCIÓN STAA (Acceso Extendido)
7.3.6 INSTRUCCIÓN BRA (Acceso Relativo)
7.3.7 RESUMEN DE INSTRUCCIONES
7.3.8 EJECUCIÓN DE MÚLTIPLES INSTRUCCIONES
7.4 RIESGOS POR DEPENDENCIAS DE DATOS
7.5 CONTROL DE RIESGOS POR DEPENDENCIAS DE DATOS
7.6 RIESGOS POR SALTOS
7.6.1 DETENCIONES
7.6.2 SUPONER QUE EL SALTO NO ES REALIZADO
7.7 INTERRUPCIONES
A.1 INICIANDO MAX+PLUS II
A.2 USANDO EL EDITOR DE TEXTO DE MAX+PLUS II
A.3 USANDO EL EDITOR GRÁFICO DE MAX+PLUS II
A.4 EL LENGUAJE DE DESCRIPCIÓN DE HARDWARE VERILOG
A.4.4 BLOQUES PROCEDURALES
A.4.6 SENTENCIAS DE CONTROL DE PROGRAMA
A.4.7 TIPOS DE DATOS
A.4.9 TIPOS DE OPERADORES
A.5 LÓGICA COMBINACIONAL EN VERILOG HDL
A.5.1 ASIGNACIONES CONTINUAS
A.5.2 CONSTRUCCIONES ALWAYS
A.5.3 CONSTRUCCIÓN DE MULTIPLEXORES
A.6 LÓGICA SECUENCIAL EN VERILOG HDL
A.7 PROYECTOS JERÁRQUICOS
B.1 NOTA IMPORTANTE
B.2 ETAPA 1: CAMINO DE DATOS
B.2.1 REGISTROS ACUMULADORES
B.2.2 REGISTRO CONTADOR DE 16 BITS
B.2.3 REGISTRO DE ESTADOS O DE BANDERAS
B.2.4 UNIDAD DE PROCESOS ARITMÉTICOS
B.2.5 MÓDULO ARQUITECTURA_WIRE_VERILOG
B.3 ETAPA 2: CONTROL
B.3.1 UNIDAD DE CONTROL DE INTERRUPCIONES
B.3.2 UNIDAD DE CONTROL DE LA COMPUTADORA
B.3.2.1 REGISTRO DE INSTRUCCIÓN
B.3.2.2 SECUENCIADOR
B.3.2.4 MEMORIA DE MICROPROGRAMA
B.4 ETAPA 3: UN MICROPROCESADOR DE 8 BITS
B.4.1 MODULE_WIRE_VERILOG
B.4.2 LA MEMORIA EXTERNA
B.4.3 MICROPROCESADOR DE 8 BITS
C.1 INTRODUCCIÓN
C.2 CPLD MAX7000S DE ALTERA
C.3 PLD FLEX10K DE ALTERA
C.4 FPGA XC4000 DE XILINX
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Micro Pro Ces Adores Savage

Micro Pro Ces Adores Savage

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08/01/2013

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