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Sistemi di elaborazione dell'informazione, prima versione

Sistemi di elaborazione dell'informazione, prima versione

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Published by Ingegnere Pazzo
Una versione corretta e aggiornata del riassunto di "Sistemi di Elaborazione dell'Informazione"
Una versione corretta e aggiornata del riassunto di "Sistemi di Elaborazione dell'Informazione"

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Published by: Ingegnere Pazzo on Jun 21, 2009
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Appunti di Sistemi d’elaborazione dell’informazione(Prima versione)
Ingegnere Pazzohttp://ingegnerepazzo.wordpress.com/21 giugno 2009
 
2Si consiglia di affiancare il materiale presente in questo riassunto agli appunti presi a lezione. Questoperché (ovviamente!) non ho alcuna presunzione di esaustività, né di assoluta correttezza: nonostanteuna prima revisione, potrebbero infatti essere ancora presenti molti errori e imprecisioni. Si ringrazia ilprof. Tullio Salmon Cinotti per avermi permesso di usare, in questi appunti, alcune immagini tratte dallesue
slides
.
 
Indice
1 Introduzione 7
1.1 Cosa determina le prestazioni di un calcolatore . . . . . . . . . . . . . . . . . . . . . . . . . . 71.1.1 LISA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81.1.2 Struttura (architettura) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91.2 Tipi di istruzioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101.2.1 Di tipo R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101.2.2 Di tipo I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111.2.3 Di tipo J . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2
Pipeline
13
2.1 Miglioramenti alla
pipeline
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142.2
Pipeline
con stadi a ciclo singolo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162.3 Alee . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162.3.1 Alea strutturale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162.3.2 Alea di dato, alee WAW, WAR, RAW . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172.3.3 Alee di controllo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192.4 Lapproccio di Tomasulo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192.5 Architettura protetta e Tomasulo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222.6 Protezione e memorie associative . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232.7 Memorie associative e traduzione degli indirizzi . . . . . . . . . . . . . . . . . . . . . . . . . . 242.8
Pipeline
e linguaggi
memory-register
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252.8.1 Architetture superscalari . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3 Intel Architecture 32 bit, alcuni aspetti 27
3.1 Bus e prime problematiche con la gerarchia delle memorie . . . . . . . . . . . . . . . . . . . . 273.2 IA32, protezione e gerarchia delle memorie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283.2.1 I
Page Fault
e il reperimento dei blocchi . . . . . . . . . . . . . . . . . . . . . . . . . . . 313.3 Descrittori di segmento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323.3.1 Descrittore di dato . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343.3.2 Descrittore di codice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343.4 Politiche davvio e descrittori . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353.5 Ciclo IDLE e considerazioni sui consumi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
4 Descrittori: protezione e interrupt 37
4.1 Controlli della CPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374.2
Call gate
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384.3
Interrupt gate, trap gate, task gate
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394.4
Task call e Task State Segment
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424.5 Sistemi
multiprocessor
e
task
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444.6 Tabelle e strutture dati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443

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