1

Bab 3: Get Logik dan Logik Gabungan

Pada akhir bab ini, pelajar dapat:
memahami konsep logik positif dan negatif
mengenali simbol, jadual kebenaran dan fungsi pelbagai jenis get logik
menganalisa dan mensintensis logik gabungan
mengungkap pernyataan Boole dalam bentuk piawai
menghasilkan logik gabungan menggunakan get universal


3.1 Get Logik dan Jadual Kebenaran
Sistem penduaan menjadi sistem nombor pilihan dalam litar elektronik dan sistem
perkomputeran. Ini adalah kerana hanya dua simbol atau digit digunakan, iaitu 1 dan 0. Dua
bit ini dapat mewakili dua paras voltan yang terhasil dalam litar elektronik. Paras 5 V diwakili
oleh bit 1 manakala paras 0 V diwakili oleh bit 0. Bit 1 dan 0 juga boleh mewakili mana-
mana dua keadaan (state) yang dihasilkan oleh sesuatu sistem seperti yang ditunjukkan dalam
jadual 3.1.

Sistem Perwakilan 0 Perwakilan 0
Pernyataan berlogik Salah / Palsu Betul / Benar
Pernyataan kepastian Tidak Ya
Pensuisan Tutup Buka
Aras Voltan Tinggi / 5 V Rendah / 0 V
Lampu Tidak menyala Menyala

Jadual 3.1 Perwakilan Nombor Penduaan


Konsep perwakilan dalam jadual di atas disebut sebagai logik positif. Sekiranya perwakilan 1
dan 0 diterbalikkan, iaitu 1 mewakili 0 V dan 0 mewakili 5 V, maka perwakilan ini disebut
logik negatif.

Bagaimanakah litar elektronik beroperasi hanya dengan menggunakan logik 1 dan 0?
Sebelum soalan itu dijawab, kita imbas kembali sejarah yang berlaku pada tahun 1854. Seorang
pakar matematik, George Boole(1815-1864) telah mencadangkan konsep algebra dalam
penyelesaian masalah yang berkaitan dengan logik. Beberapa operasi logik telah diperkenalkan
seperti operasi TAK, ATAU dan DAN. Beberapa teorem dan peraturan turut diperkenalkan yang
dikenali sebagai Teorem Boole (Boolean Theorem) atau Peraturan Boole (Boolean Rules). Sistem
matematik dua logik ini dipanggil sebagai Aljabar Boolean (Boolean Algebra), dan akan
dipelajari dalam Bab 4.

Dalam litar elektronik, elemen yang dapat melaksanakan operasi-operasi logik ini dikenali
sebagai get. Get memerlukan satu atau lebih input tetapi hanya menghasilkan satu output sahaja.
Terdapat tiga get asas: get TAK (NOT gate / Inverter), get ATAU (OR gate) dan get DAN
(AND gate). Daripada tiga get asas ini, beberapa get lain yang mempunyai operasi tertentu dapat
dihasilkan. Antaranya get TAK-ATAU (NOR gate), get TAK-DAN (NAND gate), get eksklusif
ATAU (XOR gate) dan get eksklusif TAK-ATAU (XNOR gate). Setiap get mempunyai jadual
kebenaran (truth table). Jadual kebenaran ialah satu senarai semua input yang mungkin dan output
yang sepadan Rajah 3.1 menunjukkan simbol, jadual kebenaran, pernyataan Boole dan nombor
cip untuk setiap jenis get.


2


Get Simbol logik Pernyataan Boole Jadual Kebenaran
TAK (Inverter)


No. cip: 7404



X = A

A X
0 1
1 0

DAN (AND)


No. cip: 7408




X = A.B

A B X
0 0 0
0 1 0
1 0 0
1 1 1

ATAU (OR)


No. cip: 7432




X = A + B

A B X
0 0 0
0 1 1
1 0 1
1 1 1

TAK-DAN (NAND)


No. cip: 7400



X = A. B

A B X
0 0 1
0 1 1
1 0 1
1 1 0

TAK-ATAU
(NOR)


No. cip: 7402




X = A + B

A B X
0 0 1
0 1 0
1 0 0
1 1 0

X-ATAU (XOR)


No. cip: 7486



X = AB + AB
= A B

A B X
0 0 0
0 1 1
1 0 1
1 1 0


X-TAK-ATAU (XNOR)



X= A B + A B

= A B

A B X
0 0 1
0 1 0
1 0 0
1 1 1


Jadual 3.1 Simbol, Pernyataan Boole dan Jadual Kebenaran


3

Terdapat banyak rekabentuk litar (circuit design) untuk setiap get walaupun operasi logiknya
adalah sama. Kumpulan litar digital yang mempunyai teknologi dan struktur yang sama dipanggil
sebagai famili logik (logik family). Terdapat beberapa jenis famili logik seperti:
a) TTL (Transistor-Transistor Logik)
b) ECL (Emitter-Coupled Logik)
c) CMOS logik (Complementary Metal-Oxide Semiconductor Logik)

Dalam setiap famili pula, terdapat beberapa siri/rangkaian logik (logik series). Litar yang
tergolong dalam sesuatu siri logik akan mempunyai karakter yang tersendiri. Contoh siri logik
yang terdapat dalam famili TTL ialah:
a) 54/74 standard TTL
b) Schottky TTL
c) Advanced Schottky TTL
d) Low-power Schottky TTL
e) Advanced low-power Schottky TTL


Ada beberapa sifat atau parameter get (gate properties) yang perlu diketahui untuk menentukan
had sekatan (constraints) pada struktur topologi. Empat sifat get itu ialah:

a) margin hingar (noise margin)
Margin hingar mengukur kemampuan litar untuk beroperasi dengan baik walaupun
dengan kehadiran hingar. [Rujuk buku teks ms. 115 untuk keterangan yang lebih
terperinci.]

b) rebak-keluar (fan-out)
Bilangan input sesuatu logik get disebut sebagai rebak-masuk (fan-in). Manakala
rebak-keluar (fan-out) pula ditakrifkan sebagai bilangan get atau beban yang boleh
disambung pada output get tersebut dan masih mengekalkan operasi yang
bolehharap. Sekiranya terdapat terlalu banyak sambungan, isyarat yang akan masuk
pada setiap sambungan menjadi lemah.

c) lengah penyebaran (propagation delay)
Sebarang isyarat digital tidak akan berubah logik degan serta-merta. Apabila isyarat
input pada get diubah, isyarat output juga akan mengambil masa untuk berubah logik.
Ciri fizikal pada komponen dalam get menyebabkan berlakunya kelengahan (delay).
Dengan menggunakan titik 50 peratus pada isyarat input dan output sebagai titik
rujukan, masa lengah penyebaran tinggi-ke-rendah (t
pHL
) dan masa lengah
penyebaran rendah-ke-tinggi (t
pLH
) dapat diukur. Oleh kerana kedua-dua masa lengah
ini berbeza, maka purata masa lengah penyebaran (average propagation delay time)
digunakan sebagai ukuran kelajuan. Semakin rendah masa lengah penyebaran,
semakin tinggi laju operasi litar. Rajah 3.1 menunjukkan masa lengah penyebaran.


d) pelepasan kuasa (power dissipation)
Semasa proses operasi, litar digital akan menggunakan (consume) kuasa akibat
daripada pengaliran arus (current). Pelepasan kuasa ini terdiri daripada dua
komponen. Pelepasan kuasa static (static power dissipation) berlaku semasa keadaan
logik stabil (steady-state condition) manakala pelepasan kuasa dinamik berlaku
semasa perubahan isyarat.

4


Rajah 3.1 Masa Lengah Penyebaran


Perekabentuk litar amat mengkehendaki sistem digital yang rendah pelepasan kuasanya dan
tinggi kelajuan operasinya. Tetapi kedua-dua parameter ini saling bercanggah. Oleh itu, tolak
ansur perlu dibuat untuk mendapatkan pelepasan kuasa dan kelajuan operasi yang optimum.


3.2 Logik Gabungan Analisis dan Sintesis
Logik gabungan ialah satu litar atau rangkaian logik yang terdiri daripada beberapa get untuk
menghasilkan fungsi atau output yang tertentu. Logik gabungan boleh dianalisa untuk
mengetahui bagaimana litar ini berfungsi. Analisis ini dijalankan dengan mendapatkan
pernyataan Boole atau jadual kebenaran.

Lutihun: DupuLkun pernyuLuun BooIe dun juduuI kebenurun unLuk IogIk gubungun berIkuL.

a)

b)
5
Sintesis, ialah satu proses menggabungkan get-get untuk membentuk satu litar logik gabungan.
Proses ini melibatkan penentuan antara-sambungan get; iaitu struktur topografi litar. Dalam erti
kata lain, mensintesis bermaksud melukis rajah litar logik gabungan.


Lutihun: ukIs rujuI IogIk gubungun unLuk operusI IogIk XOR dun XNOR.












Lutihun: ukIs rujuI IogIk gubungun unLuk IungsI-IungsI berIkuL.


a) f(x, y, z) =(x + yz) (y + z + x) + z b) f(a, b, c) = b ( a b + c) + c


















3.3 Persamaan SOP dan POS
Pernyataan atau formula Boole boleh dihasilkan dengan menggabungkan pembolehubah
(variable) dan pemalar (constants) melalui operasi logik. Pernyataan ini kemudiannya digunakan
untuk menerangkan sesuatu fungsi. Fungsi ini disebut sebagai fungsi Boole (Boolean functions).
Sebagai contoh, pernyataan x(y + wz) digunakan untuk menerangkan fungsi f. Maka fungsi ini
boleh ditulis sebagai:

f(w, x, y, z) = x(y + wz) atau f = x(y + wz)


Formula Boole yang diperolehi daripada jadual kebenaran mempunyai dua struktur atau bentuk:
SOP (Sum-Of-Products) dan POS (Product-Of-Sums).

6
3.3.1 Formula SOP
Beberapa istilah penting mesti diketahui dalam formula SOP. Lihat persamaan di bawah sebagai
contoh.

F (w, x, y, z) = w + x y z + w x y z (formula SOP biasa)


Persamaan tersebut mempunyai empat pembolehubah (w, x, y, z) dan enam literal (w, w, x, y, z,
z). Literal-literal ini membentuk tiga sebutan (w, xyz, wxyz ). Perhatikan bahawa sebutan-sebutan
ini adalah hasil darab (product term) antara beberapa literal. Ketiga-tiga sebutan ini kemudian
ditambahkan menghasilkan persamaan SOP. Perhatikan juga bahawa sebutan ketiga mempunyai
kesemua pembolehubah fungsi F. Sebutan ini dipanggil sebagai sebutan minimum (minterm).
Sekiranya terdapat persamaan yang kesemua sebutannya ialah sebutan minimum, maka
persamaan tersebut dikenali sebagai persamaan SOP piawai (canonical/ standard SOP
expression). Contoh persamaan piawai SOP ialah seperti di bawah.


h(a, b, c) = a b c + a b c + a b c (formula SOP piawai)


Ingat ! Persamaan SOP akan menghasilkan 1 apabila salah satu sebutannnya bernilai 1.

Lutihun: engkupkun juduuI 3.2 dI buwuI dengun mencurI sebuLun mInImum unLuk
seLIup kombInusI InpuL.

Perpuluhan a b c Sebutan minimum (m)
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1

Jadual 3.2 Sebutan minimum untuk tiga pembolehubah


Untuk memudahkan penulisan, fungsi h di atas boleh ditulis dalam bentuk notasi menggunakan
simbol atau digit perpuluhan (decimal notation) seperti yang ditunjukkan di bawah. Simbol m
menunjukkan fungsi tersebut adalah hasil tambah sebutan minimum yang pertama, ketiga dan
keenam.


h(a, b, c) = a b c + a b c + a b c = m(1, 3, 6) (notasi-m)


Contoh: TuIIskun noLusI-m unLuk IungsI SOP berIkuL.

Y(p, q, r) = p q r + p q r + p q r + p q r


7
Contoh: TuIIs semuIu IungsI berIkuL duIum benLuk persumuun SOP pIuwuI.

P(a3, a2, a1, a0) = m(0, 2, 5, 7, 9, 11, 13, 14)



3.3.2 Formula POS
Persamaan POS di bawah mempunyai empat pembolehubah dan tujuh literal. Penambahan
beberapa literal menghasilkan sebutan tambah (sum term). Apabila sebutan-sebutan ini
didarabkan, ia menghasilkan persamaan POS. Perhatikan bahawa sebutan ketiga mempunyai
kesemua pembolehubah fungsi f, oleh itu sebutan ini dikenali sebagai sebutan maksimum
(maxterm).


F (w, x, y, z) = (x +y)(x + y + z)(w + x + y + z) (formula POS biasa)


Ingat! Persamaan POS akan menghasilkan 0 apabila salah satu sebutannya bernilai 0.

Persamaan yang kesemua sebutannya adalah sebutan maksimum dikenali sebagai persamaan
piawai POS (canonical/standard POS expression), seperti yang ditunjukkan di bawah.
Persamaan POS juga boleh ditulis dalam bentuk notasi perpuluhan. Simbol M menunjukkan
fungsi tersebut adalah hasil darab sebutan maksimum yang ketiga, kelima dan ketujuh.


G(a, b, c, d) = (a + b + c + d)(a + b + c + d) (a + b + c + d) (formula POS piawai)

= M(3, 5, 12) (notasi-M)

Lutihun: engkupkun juduuI 3.3 dI buwuI dengun mencurI sebuLun muksImum unLuk
seLIup kombInusI InpuL.

Perpuluhan a b c Sebutan maksimum (M)
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1

Jadual 3.3 Sebutan maksimum untuk tiga pembolehubah



Contoh: TuIIskun noLusI-M unLuk IungsI POS pIuwuI dI buwuI.

P(a, b, c) = ( a+ b + c) (a + b + c)( a + b + c) (a + b + c)



8
Contoh: BerIkun persumuun POS pIuwuI unLuk IungsI dI buwuI.

P(w, x, y, z) = M(5, 8, 11, 13, 14)



3.3.3 Penentuan dan Pertukaran Persamaan
Sebelum ini, persamaan untuk sesuatu fungsi didapati daripada rajah logik gabungan. Tahukah
pula cara untuk mendapatkan persamaan daripada sesuatu jadual kebenaran? Untuk menulis
persamaan piawai SOP, semua kombinasi input yang menghasilkan output bernilai 1 diambil
dan ditulis dalam bentuk sebutan minimum. Untuk menulis persamaan piawai POS, semua
kombinasi input yang menghasilkan output 0 diambil dan ditulis dalam bentuk sebutan
maksimum.


Contoh: DupuLkun persumuun SOP dun POS pIuwuI unLuk IungsI Y duIum benLuk
senuruI perpuIuIun dun pemboIeIubuI bugI seLIup juduuI kebenurun berIkuL.

X2 X1 X0 Y p q r Y
0 0 0 0 0 0 0 1
a)
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 1 0 0 1 1 0
1 0 0 1 1 0 0 0
1 0 1 0 1 0 1 0
1 1 0 0 1 1 0 1
1 1 1 1
b)
1 1 1 1




Anda juga boleh tukar persamaan SOP ke bentuk POS dan begitu juga sebaliknya kerana kedua-
duanya adalah pelengkap di antara satu sama lain.


3.3.4 Rajah Logik Persamaan SOP dan POS
Rajah logik persamaan SOP adalah berstruktur DAN-ATAU manakala rajah logik persamaan
POS berstruktur ATAU-DAN. Rajah-rajah ini biasanya mempunyai dua tingkat/aras tetapi
sekiranya get TAK dilukis sekali dalam rajah, maka bilangan tingkat menjadi tiga.

Contoh: Lukis rajah logik dua tingkat untuk persamaan-persamaan di bawah.

a) H(p, q, r) = pr + pq + pqr b) F(a, b, c) = (a + b)(b + c)(a + b + c)









9
3.4 Pelaksanaan Rajah Logik Satu Get NAND dan NOR
Rajah logik biasanya mempunyai lebih daripada satu get. Untuk mengurangkan penggunaan cip
dan seterusnya mengurangkan kos, adalah lebih baik untuk menghasilkan rajah logik yang
mempunyai satu get sahaja. Get yang dapat dimanipulasi untuk menghasilkan operasi TAK,
DAN, ATAU, TAK-ATAU dan TAK-DAN dikenali sebagai get universal. Terdapat dua get
universal iaitu get TAK-DAN (NAND) dan TAK-ATAU (NOR). Jadual 3.4 menunjukkan
bagaimana dua jenis get ini digunakan untuk menghasilkan operasi yang lain.



Operasi logik Pelaksanaan NAND Pelaksanaan NOR









Jadual 3.4 Pertukaran get lain ke get NAND dan NOR




10
Lutihun:
a) Lukis rajah logik NAND untuk persamaan X = (A + B) (C +D)


b) Lukis rajah logik NOR untuk persamaan X = AB + CD


c) Lukis rajah logik NAND dan NOR untuk X = A [ B + C (D + E) ]