Lgica Combinacional Modular

(Parte II)
Prof. Luis Araujo
Sistemas Digitales
http://www.ing.ula.ve/~araujol/sd

Sumador
Completo

X Y CIN
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

S COUT
0
0
1 0
1 0
0
1
1 0
0
1
0
1
1
1

S X Y CIN X Y CIN X Y CIN X Y CIN

S X Y CIN
COUT X Y CIN X Y CIN X Y CIN X Y CIN
COUT X Y Y CIN X CIN

Sumador Completo
full adder
X
Y

CIN

COUT

Y
CIN

COUT

COUT
S

CIN

Sumador con propagacin de

acarreo

c4

x3

y3

x2

y2

x1

y1

x0

y0

COUT

CIN

c3

COUT

CIN

c2

COUT

CIN

c1

COUT

s3

s2

s1

s0

CIN

c0

Sumador Comercial
74x283
7

C0
5
A0
6
3

S0

B0
A1

S1

B1
14
A2
15
12

S2

13

B2

A3
11
B3

S3
C4

10
9

Restador

COUT

X3

Y3

X2

Y2

X1

Y1

X0

Y0

COUT

CIN

COUT

CIN

COUT

CIN

COUT

R3

R2

R1

R0

CIN

Comparadores de Magnitud
74x86
A0
B0

DIFF0

74x02

U1
A1

1/4 74x86
A0
B0

U1

B1

DIFF1

DIFF

1 DF01_L

74x00

U1
A2
B2

DIFF2

10

A3
B3

11 DIFF3

13

U1

74x02
5

4 DF23_L

U1
12

U2

U2

U3

DIFF

Comparadores Comerciales
74x85
2
3

ALTBIN
ALTBOUT
6
AEQBIN AEQBOUT

AGTBIN
10
A0
9

74x682

AGTBOUT

2
3
4
5

B0
A1

B1
A2

B2
15
A3

11

12
11
13
14

B3

12
13
14
15

AGTBOUT = (A > B) + (A = B) AGTBIN

16

AEQBOUT = (A = B) AEQBIN

18

ALTBOUT = (A < B) + (A = B) ALTBIN

17

P0
Q0
P1
Q1
P2
Q2
P3
Q3
P4
Q4
P5
Q5
P6
Q6
P7
Q7

P EQ Q

P GT Q

19

Comparador de 12 bits

Comparadores
PNEQ
74x04
1

PEQQ

U2
74x04
3

PGTQ

U2

74x682
74x00
1

PEQQ

19

PGEQ

U3
PLEQ

PGTQ

74x08
1
2

U1

U4

PLTQ

Registros de 3 estados

(1)
(2)

(13)
(3)

(12)

(1)
(2)

(11)

74x125

(13)
(3)

(12)

(11)

74x126
(4)
(5)

(10)
(6)

(9)

(4)
(8)

(5)

(10)
(6)

(9)

(8)

Compartir 1 lnea

Registros de 3 estados comerciales

G1_L
G2_L

A1

74x541
1

G1

19

A2

G2
2

A1
3
A2
4
A3
5

A4
6
A5
7
A6
8

A7
9
A8

18

Y1
17
Y2
16
Y3
15

Y4
14
Y5
13
Y6
12

Y7
11
Y8

A3

A4

A5

A6

A7

A8

(1)
(19)

(2)

(18)

(3)

(17)

(4)

(16)

(5)

(15)

(6)

(14)

(7)

(13)

(8)

(12)

(9)

(11)

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Registros de 3
estados
comerciales

G_L
DIR

A1

(19)
(1)

(2)

(18)

B1
74x245
19

A2

(3)

(17)

B2

DIR
2
3
4

A3

(4)

(16)

B3

6
7
8

A4

(5)

(15)

B4
(b)

A5

A6

A7

A8

(6)

(14)

(7)

(13)

(8)

(12)

(9)

(11)

B5

B6

B7

B8
(a)

A1

B1

A2

B2

A3

B3

A4

B4

A5

B5

A6

B6

A7

B7

A8

B8

18
17
16
15
14
13
12
11

Chequeador/Generador de
Paridad

0 0

0 1

1 0

1 1

I
1
I
2

O
D
D

Cascada En rbol
I1
I2
I3
I4

ODD

IN
I1
I2
I3
I4
ODD

IM
IN

Comercial

74x280
8
9
10
11
12
13
1

A
B
C

D
E
F

G
H
I

(8)

(9)

A
B
C
D

EVEN

E
F

ODD

G
H
I

(10)

(11)
(12)

(5)

EVEN

(13)

(1)
(2)
(4)

(6)

ODD

DU[1:7]
74x280

Cdigo
Hamming

DU7

DU5

DU3 10
DU1 11
12
13
1
2
4

A
B
C
D
E
F
G
H
I

EVEN
ODD

NOERROR_L
6
DU1

DU6

U5
U1
DU2

DU3 10
DU2 11
12
13
1
2
4

DU6

DU5 10
DU4 11
12
13
1
2
4

6 DC_L2

A
B
C
D
E
F
G
H
I

U5

+5V
EVEN

DU3 10

74x138
ODD

6
6
4
5

U2
SYN0
SYN1
SYN2

EVEN
ODD

G1
G2A
G2B

A
B
3
C
2

74x86
8 DC_L3

E3_L 9

74x280
DU7

74x86
4

E2_L 5

A
B
C
D
E
F
G
H
I

DC_L[1:7]
3 DC_L1

E1_L 2

74x280
DU7

74x86
1

Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
U4

U5
15
14

DU4 13

13

E4_L 12

12

74x86
11 DC_L4

U5

11
10

DU5

E5_L 2

74x86
1

3 DC_L5

U6
DU6

74x86
4

6 DC_L6

E6_L 5
6

U6
DU7 10

74x86
8 DC_L7

E7_L 9

U3

U6