You are on page 1of 20

TECNOLOGA DE COMPUTADORES.

CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


1
TEMA 5: SISTEMAS ARITMTICOS Y LGICOS.

5.1. Sumadores binarios.

Casi todo se hace con sumas: sumas, restas, productos, ... Concepto de acarreo.

5.1.1. Semisumador. Half Adder (HA).

Entradas de 1 bit y salida SUMA y ACARREO.

A
i
B
i
C
i+1
S
i

0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0


i i i
B A C =
+1

i i i
B A S =

5.1.2. Sumador completo de 1 bit. Full Adder (FA).

Como el semisumador, pero adems con entrada de acarreo.

A
i
B
i
C
i
C
i+1
S
i

0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1


i i i i i i
B A C B A C + + =
+
) (
1
o bien
i i i i i i
B A C B A C + =
+
) (
1


i i i i
C B A S =

Se puede observar que el nmero binario compuesto por
i i
S C
1 +
indica, codificado en binario, el
resultado de la operacin y tambin el nmero de unos que hay en la terna de bits
i
A ,
i
B y
i
C .









Considerando que el semisumador es un bloque que realiza la operacin XOR de dos variables
y la operacin AND de las mismas variables, se puede construir un sumador completo de 1 bit a partir de
dos semisumadores y una puerta OR segn la figura adjunta:



SUMADOR ELEMENTAL
O COMPLETO DE 1 BIT
FA
A
i

B
i

C
i

S
i

C
i+1


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


2











Restador de un bit. Se puede definir directamente la resta binario segn la siguiente tabla:

M
i
S
i
C
i
C
i+1
R
i

Resultado
0 0 0 0 0 0
0 0 1 1 1 -1
0 1 0 1 1 -1
0 1 1 1 0 -2
1 0 0 0 1 +1
1 0 1 0 0 0
1 1 0 0 0 0
1 1 1 1 1 -1

De igual forma se podra encontrar un sencillo circuito realizado con puertas para llevar a cabo
esta funcin elemental de resta.

5.1.3. Sumador paralelo con acarreo serie.

Usando n sumadores completos de 1 bis se construye un sumador completo de n bits.














Si t
s
es el tiempo para realizar una suma y t
c
el tiempo para realizar un acarreo, resulta:

Dato en S
0
C
1
S
1
C
2
S
n-1
S
n
= C
n
Tiempo t
s
t
c
t
s
+ t
c
2 t
c
t
s
+ (n-1) t
c
n t
s


Inconveniente: necesita que acten los anteriores sumadores para que pueda actuar uno en
particular. Se acumulan los retardos de propagacin.

FA
A
0
B
0
S
0
C
0
FA
A
1
B
1
S
1
C
1
FA
A
2
B
2
S
2
C
2
FA
A
n-1
B
n-1
S
n-1
C
n-1
C
n
S
n
C
3

SEMISUMADOR

SEMISUMADOR
PUERTA
OR
A
i

B
i

C
i

S
i

C
i+1

i i
B A
i i
B A
i i i
C B A
i i i
C B A ) (
i
C
Se puede observar que el
resultado de la operacin
est expresado en
complemento a dos con los
bits C
i+1
R
i


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


3

5.1.4. Sumador de arrastre anticipado.

Los acarreos se generan en paralelo (simultneamente) con los resultados, evitando el
problema de propagacin serie de los sumadores vistos anteriormente. Por tanto, estos sumadores
son ms rpidos que los de acarreo serie.

Teniendo en cuenta que el sumador total cumple las siguientes ecuaciones:







Llamamos Pi al llamado trmino Propagador y Gi el llamado trmino Generador, definidos
por:

i i i
B A P = y
i i i
B A G =

Particularizando la expresin
i i i i
G C P C + =
+1
para i = 0, 1, 2, y 3 queda:

0 0 0 1
G C P C + =

1 0 1 0 0 1 1 0 0 0 1 1 1 1 2
) ( G G P C P P G G C P P G C P C + + = + + = + =

2 1 2 0 1 2 0 0 1 2 3
G G P G P P C P P P C + + + =

3 2 3 1 2 3 0 1 2 3 0 0 1 2 3 4
G G P G P P G P P P C P P P P C + + + + =

Las salidas dependen de los datos de entradas y acarreos. Los acarreos dependen de los
trminos propagadores y generadores. Los trminos propagadores y generadores dependen slo de los
datos de entrada.

Por tanto, las salidas dependen slo de los datos de entrada y otros que se obtienen
directamente de stos, y todos se conocen desde el primer momento.

i i i i
C B A S =
i i i i i i i i i
G C P B A C B A C + = + =
+
) (
1


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


4

ECUACIONES:

i i i
C P S =
0 0 0 1
G C P C + =
i i i
B A P =
1 0 1 0 0 1 2
G G P C P P C + + =
i i i
B A G =
2 1 2 0 1 2 0 0 1 2 3
G G P G P P C P P P C + + + =
i i i i
G C P C + =
+1

3 2 3 1 2 3 0 1 2 3 0 0 1 2 3 4
G G P G P P G P P P C P P P P C + + + + =



Sumador de arrastre anticipado


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


5

5.1.5. Sumador / Restador.

Si S/R=0 la operacin es una suma. Las puertas XOR dejan pasar el dato sin ms. Si S/R=1, las
puertas XOR invierten el dato de B, con lo que obtiene el complemento a 1, y, adems, introduce un 1 en
el acarreo C
0
para tener el complemento a 2.



























5.1.6. Sumador BCD.























El circuito combinacional detecta que la suma es superior a 9 y da una seal que sirve a la vez
para:

A
3
A
2
A
1
A
0
D
3
D
2
D
1
D
0


SUMADOR COMPLETO DE 4 BITS
S3 S2 S1 S0 C
0
XOR XOR XOR XOR
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0


S/R


Si S/R = 0

Di = Bi



Si S/R = 1
__
Di = Bi C
1
S
4
S
3
S
2
S
1
S
0

SUMADOR COMPLETO DE 4 BITS

P
3
P
2
P
1
P
0

3 2 1 0 3 2 1 0

SUMADOR COMPLETO DE 4 BITS

A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0

CIRCUITO
COMBINACIONAL
ACARREO
0
C0
C
1

0
S
3
S
2
S
1
S
0


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


6
1) Activar el acarreo posterior.

2) Restar 10 (o sumar 6, ya que los 4 bits menos significativos son los mismos) al nmero que
d como salida el sumador de 4 bits si la suma est entre 10 y 15, ambos incluidos, o sumar el nmero 6
a los 4 bits que salen del primer sumador si la suma est entre 16 y 19.

Puede parecer que es igual sumar 6 que restar 10. No, hay una diferencia de 16, pero si a un
nmero en binario se le suma 16 (10000), los 4 bits menos significativos del resultado son los mismos,
igual que si en decimal le sumamos a un nmero 10.000, las 4 ltimas cifras no cambian.

La salida de acarreo del segundo sumador completo de 4 bits es irrelevante.

El diseo de dicho circuito responde a la siguiente tabla de verdad:


C
1
P
3
P
2
P
1
P
0
ACARREO
0 0 0 0 0 0 0
1 0 0 0 0 1 0
2 0 0 0 1 0 0
3 0 0 0 1 1 0
4 0 0 1 0 0 0
5 0 0 1 0 1 0
6 0 0 1 1 0 0
7 0 0 1 1 1 0
8 0 1 0 0 0 0
9 0 1 0 0 1 0
10 0 1 0 1 0 1
11 0 1 0 1 1 1
12 0 1 1 0 0 1
13 0 1 1 0 1 1
14 0 1 1 1 0 1
15 0 1 1 1 1 1
16 1 0 0 0 0 1
17 1 0 0 0 1 1
18 1 0 0 1 0 1
19 1 0 0 1 1 1
20 1 0 1 0 0 X
X
X
31 1 1 1 1 1 X

cuya solucin es:
2 3 1 3 1
P P P P C ACARREO + + =

Los casos comprendidos entre 20 y 31, ambos incluidos, no se darn nunca, ya que el mayor
nmero posible resulta de sumar 9 + 9 + 1 = 19, en el caso de sumar los mayores dgitos BCD y
suponiendo entrada de acarreo de una etapa anterior.

TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


7
5.2. Multiplicador combinacional.

La multiplicacin aritmtica binaria coincide con el producto lgico. El resultado es 1 slo cuando
ambos operando son 1. El algoritmo de multiplicacin utilizado en base decimal es tambin aplicable a
base binaria. Ejemplo:


1 1 0 0 1 1 1 0 0 1 25
1 1 0 1 x 1 1 0 1 x 13 x

1 1 0 0 1 1 1 0 0 1 75
0 0 0 0 0 0 0 0 0 0 25
1 1 0 0 1 -------------
1 1 0 0 1 0 1 1 0 0 1 325
1 1 0 0 1
1 0 1 0 0 0 1 0 1 --------------
1 1 1 1 1 0 1
1 1 0 0 1
----------------
1 0 1 0 0 0 1 0 1


Sumas totales de 1 bit Sumas parciales de 4 bits

Segn que las sumas parciales se realicen de golpe o por partes, hay dos circuitos que
implementan esta operacin: uno con sumadores completos de 1 bit y otro con sumadores completos de
varios bits, respectivamente.


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


8


Multiplicador haciendo sumas totales con 1 bit




TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


9



Multiplicador haciendo sumas parciales de 4 bits







TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


10

5.3. Mdulos Lgicos.

5.3.1. Comparadores.

a1 a0 b1 b0 Z1 Z2 Z3
0 0 0 0 0 1 0
0 0 0 1 0 0 1
0 0 1 0 0 0 1
0 0 1 1 0 0 1
0 1 0 0 1 0 0
0 1 0 1 0 1 0
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 1 0 0
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 0 1 1 0 0 1
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
1 1 1 1 0 1 0

Se pueden hacer comparadores de nmeros binarios de 4 bits usando comparadores de 2 bits.
Para ello, hay que tener en cuenta que al comparar dos nmeros de 4 bits, los dos bits ms significativos
determinan cul de los dos nmeros es mayor, independientemente de los otros dos. Esto tambin
ocurre en base 10.

De la comparacin de dos nmeros A y B de 4 bits se pueden obtener los siguientes casos:

A es mayor que B si los dos bits ms significativos de A son mayores que los dos bits ms
significativos de B, independientemente de los dos bits menos significativos, o, si siendo iguales
los dos bits ms significativos, los dos bits menos significativos de A son mayores que los dos
bits menos significativos de B.
A es igual que B si los dos bits ms significativos de A son iguales que los dos bits ms
significativos de B, y, adems, los dos bits menos significativos de A son iguales que los dos bits
menos significativos de B.
A es menor que B si los dos bits ms significativos de A son menores que los dos bits ms
significativos de B, independientemente de los dos bits menos significativos, o, si siendo iguales
los dos bits ms significativos, los dos bits menos significativos de A son menores que los dos
bits menos significativos de B.

Si llamamos Z1M, Z2M y Z3M a las salidas A>B, A=B y A<B, respectivamente, del comparador
de los bits ms significativos y Z1L, Z2L y Z3L a las salidas A>B, A=B y A<B, respectivamente, del
comparador de los bits menos significativos, las salidas Z1 (A>B), Z2 (A=B) y Z3 (A<B), se pueden
expresar como:

L Z M Z M Z Z 1 2 1 1 + =
L Z M Z Z 2 2 2 =
L Z M Z M Z Z 3 2 3 3 + =

Un comparador de 4 bits con comparadores de 2 bits se puede construir de la siguiente forma:



COMPARADOR
a1
Z1
Z3
b0
Z2
a0
b1
A>B
A<B
A=B
Compara dos nmeros y
segn cul sea mayor, o si
son iguales, activa una salida,
dejando desactivadas las
otras dos

TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


11

























Comparador de 4 bits con dos comparadores de 2 bits

Los circuitos integrados comparadores pueden tener entradas >, =, < que transmiten el resultado
de la entrada a la salida cuando las palabras de bits a comparar son iguales. Esto se utiliza para realizar
comparaciones de un gran nmero de bits a partir de comparadores ms pequeos, colocndolos en
cascada.


5.3.2. Detectores y generadores de paridad.

Generador de paridad.


x1 x2 X3 P I
0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 0


3 2 1 x x x P = 3 2 1 x x x I =


Los bits de paridad constituyen una informacin redundante que sirve para detectar errores en 1
bit. Si el bit de paridad es el correcto, no ha habido error. Si algn bit se cambia de valor, el bit de paridad
da resultado incorrecto, ha habido un error, aunque no se sabe en qu bit.

Sin embargo, la comprobacin de paridad no detecta error si se cambian dos bits. Si el bit
errneo es el propio bit de paridad, sin que haya error en el resto de los bits, detecta error cuando en
realidad no lo ha habido.



GENERADOR DE
PARIDAD PAR
x1
x2
x3
P
GENERADOR DE
PARIDAD IMPAR
x1
x2
x3
I
Z1M
COMPARADOR
DE
Z2M
NMEROS
DE 2 BITS
Z3M

Z1L
COMPARADOR
DE
Z2L
NMEROS
DE 2 BITS
Z3L

a
3
a
2



b
3
b
2
a
1
a
0



b
1
b
0
A>B
A<B
A=B

TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


12

Detector de paridad.

x1 x2 x3 x4 P I
0 0 0 0 1 0
0 0 0 1 0 1
0 0 1 0 0 1
0 0 1 1 1 0
0 1 0 0 0 1
0 1 0 1 1 0
0 1 1 0 1 0
0 1 1 1 0 1
1 0 0 0 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 0 1
1 1 0 0 1 0
1 1 0 1 0 1
1 1 1 0 0 1
1 1 1 1 1 0














4 3 2 1 x x x x P =
4 3 2 1 x x x x I =



5.3.3. Conversores de cdigos.













Ejemplo: veamos un conversor de BCD a display de 7 segmentos




GENERADOR DE
PARIDAD
DESCONOCIDA
x1
x2
x3
x4


DETECTOR DE
PARIDAD
x1
x2
x3
P
I

CONVERSOR
DE CDIGO
a
1

a
2

.
.
.
.
a
n
b
1

b
2

.
.
.
.
b
m

TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


13



















D C B A a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 0 1 1
1 0 1 0 0 0 0 0 0 0 0
1 0 1 1 0 0 0 0 0 0 0
1 1 0 0 0 0 0 0 0 0 0
1 1 0 1 0 0 0 0 0 0 0
1 1 1 0 0 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0


Se puede hacer un conversor de cdigo usando una pareja de mdulos: Decodificador y
Codificador. Los cdigos pueden tener distinto nmero de bits.

Ejemplo: convertir el cdigo A en el cdigo B segn la tabla adjunta:


Cdigo A Cdigo B
X
1
X
0
Y
1
Y
0

0 0 0 1
0 1 1 0
1 0 1 1
1 1 0 0



Puede ocurrir que los dos cdigos no tengan el mismo nmero de bits. Lo vemos en este otro
ejemplo: convertir el cdigo A en el cdigo B segn la tabla adjunta:

CONVERSOR
DE CDIGO
BCD
A DISPLAY DE
7
SEGMENTOS
A



B



C



D
a

b

c

d

e

f

g


a
b
c
g
d
e
f

COD
4x2
Y
0
DEC
2x4
Y
1
X
0
X
1
0
1
2
3

1
2
3
0
0



1

0



1


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


14




Cdigo A Cdigo B
X
1
X
0
S
3
S
2
S
1
S
0

0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 1
1 1 1 1 1 0





Hay circuitos integrados que realizan conversiones de cdigos BCD binario y viceversa.
Ejemplo: el circuito integrado 74184 convierte 6 bits BCD (4 de menos peso y 2 de ms peso, es decir, el
mayor nmero que se puede representar es el 39) en binario de 6 bits. Por ejemplo, 110011, que
representara al 33, lo convierte a 33 en binario, que es 100001. Por el contrario, el circuito 74185
convierte un nmero binario de 6 bits en dos BCD (con 8 bits); por ejemplo, el nmero 50, que en binario
sera 110010, lo expresa como 0101 0000.

Otro ejemplo de conversor de cdigo es un conversor de 4 bits (siendo G
3
y B
3
los bits ms
significativos de los cdigos Gray y binario, respectivamente) que cambia un cdigo binario puro en Gray
y viceversa. Se rige por las siguientes ecuaciones:









3 3
B G =

2 3 2
B B G =

1 2 1
B B G =
0 1 0
B B G =

3 3
G B =
2 3 2 3 2
G B G G B = =
1 2 3 1 2 1
G G G G B B = =
0 1 2 3 0 1 0
G G G G G B B = =



COD
16x4
S
0


DEC
2x4
S
3
X
0
X
1
0
1


2


3
0
1
2
3
4
5
.
.
14
15
0


1


2


3

0






1

S
1
S
2

TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


15


5.4. Unidad Aritmtica-Lgica combinacional elemental.

Se trata de disear una ALU con las siguientes caractersticas: Datos de 4 bits, A y B, 4 lneas de
seleccin S3 hasta S0 para controlar la operacin de la siguiente forma



S3=0 (LGICA) S3=1 (ARITMTICA)

S2 S1 Operacin S2 S1 S0 Operacin

0 0 A and B 0 0 0 A + B
0 1 A or B 0 0 1 A + B + 1
1 0 NOT A 0 1 0 A - 1
1 1 A xor B 0 1 1 A (sumando 1111+1)
1 0 0 A (sumando 0000+0)
1 0 1 A + 1
1 1 0 A - B 1
1 1 1 A B

Diagrama de bloques









TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


16






TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


17

TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


18
Se puede observar que
0 0
S C = . Qu hay que sumarle a A en funcin de S
2
y S
1
?













La operacin a realizar por el Bloque B segn las seales de control S
2
y S
1
es:

S
2
S
1
SUMAR
0 0
B
0 1 1111
1 0 0000
1 1
B

que, desarrolada, se puede expresar como:

S
2
S
1

i
b
i
d
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 0

en donde la funcin booleana
i
d puede expresarse en funcin de las variables
2
S ,
1
S y
i
b de la forma
i i i
b S b S d + =
1 2



BLOQUE
B
S
2

S
1
b
3
d
3
b
0
b
2
b
1
d
0 d
1
d
2

TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


19
EJERCICIOS PROPUESTOS.

1) Dados tres nmeros binarios de 4 bits, A, B y C, codificados en binario natural, disear un
circuito que realice la suma de A con el mayor de B y C. Si B = C, el resultado debe ser A. Para ello usar
sumadores binarios y comparadores y las puertas lgicas que sean necesarias.

2) Un sistema digital con dos seales de control C
1
y C
0
tiene en su entrada 3 buses (*) A, B y C
de 4, 3 y 3 bits, respectivamente. A representa un nmero expresado en BCD exceso 3, B representa un
nmero en binario natural y C representa un nmero en binario natural.

La salida del sistema es un bus de 4 bits segn la tabla:

C
1
C
0
SALIDA

0 0 Todos ceros
0 1 A codificado en binario natural
1 0 La mitad de B (si es impar, la parte entera de la mitad)
1 1 El doble de C

Disear el circuito usando slo multiplexores y un sumador completo de 4 bits, y explicando la
solucin del diseo.








(*) NOTA: Un bus es un conjunto de lneas cada una de las cuales lleva informacin de 1 bit.

3) Se dispone de una ALU descrita en la tabla adjunta con tres entradas S
2
,S
1
,S
0
que
seleccionan la funcin a realizar y una cuarta entrada M que distingue si la funcin es lgica o aritmtica.
Disear un circuito que realice las cuatro funciones siguientes de forma secuencial y cclica:
B A F + = 1 ; B A F + = 2 ; ) ( ) ( 3 B A MAS B A F + = ; B A F = 4 con las siguientes
herramientas. Se dispone siempre de una ALU y de mdulos contadores necesarios).

NOTA: "MAS" significa SUMA ARITMTICA, mientras que "+" significa SUMA LGICA. El
signo "-" es la resta aritmtica.















1) Con puertas lgicas.
2) Con mdulos combinacionales: decodificadores y codificadores.
A B
S2

S1


S0


M
SALIDA
ENTRADA DE DATOS

S
A
B
C
C
1
C
0


TECNOLOGA DE COMPUTADORES. CURSO 2007/08
Inocente Snchez Ciudad

Tema 5: Sistemas aritmticos y lgicos


20

Descripcin del funcionamiento de la ALU

S
2
S
1
S
0
M=1 Funciones Lgicas M=0 Funciones Aritmticas
0 0 0
A F =
A F =
0 0...1
) ( B A F + =
B A F + =
0 1 0
B A F = B A F + =
0 1 1
0 = F 1 = A F
1 0 0
) ( B A F = ) ( ) ( B A MAS A F =
1 0 1
B F = ) ( ) ( B A MAS B A F + =
1 1 0
B A F = 1 = B A F
1 1 1
B A F = 1 = B A F

4) Se trata de disear una Unidad Aritmtico Lgica con las siguientes caractersticas: las
entradas sern dos nmeros A (a
1
,a
0
) y B (b
1
,b
0
) de 2 bits cada uno. Las salidas sern 4 lneas S
3
, S
2
, S
1
,
S
0
ms dos lneas adicionales F
1
y F
0
. El funcionamiento es: Si B A > , en las lneas S
3
, S
2
, S
1
, S
0
estar
el producto aritmtico de A y B, siendo F
1
= 1 y F
0
= 0. Si B A = la salida ser igual que en el caso
anterior salvo que F
1
= 0. Si B A < ,
1 1 3
b a S + = ,
0 0 2
b a S = , ) (
0 1 1
b a S + = , y
1 0 0
b a S = , siendo
F
1
= 0 y F
0
= 1.

NOTA: (+ es la suma lgica, es el producto lgico).




















1. Encontrar la tabla de verdad que resuelve el problema (0,4 puntos).

2. Implementar las funciones con los elementos solicitados:
F
1
usando slo puertas NAND. (0,3 puntos).
F
0
como suma de productos. (0,2 puntos).
S
3
usando slo puertas NOR. (0,3 puntos).
S
2
como producto de sumas. (0,2 puntos).
S
1
con un DEC 4x16 con salidas activas a nivel alto. (0,2 puntos).
S
0
con un MUX 8x1. (0,2 puntos).

3. Contenido del bloque M sabiendo que el nmero se debe ver cuando la operacin realizada
haya sido una multiplicacin aritmtica, siendo E la seal de habilitacin, activa a nivel bajo.
a
1
F
1


a
0
F
0

UNIDAD
ARITMTICO
LGICA A
DISEAR



S
3


S
2

b
1

S
1

b
0

S
0



M

E



DISPLAY DE
7
SEGMENTOS
A
B

You might also like