1. Que es un Flip Flop, describa su operación utilizando compuertas NAND y NOR.

FL
IP-FLOP o Biestables Conocidos como biestables (flip-flop en inglés), es aquella d
isposición circuital capaz de permanecer en un estado determinado o en el contrari
o durante un tiempo indefinido. Esta característica es ampliamente utilizada en el
ectrónica digital para memorizar información. En el cuadro que viene a continuación se
muestra una clasificación de los biestables que serán descritos más adelante.
A la izquierda tenemos el esquema básico de un biestable con transistores. Al apli
car alimentación, uno de los dos semiconductores entrará antes en conducción. Suponien
do que sea Q2, su tensión de colector Vo2 disminuirá, por lo que la base de Q1 también
disminuirá. Esto lleva a un proceso muy rápido que terminará con Q2 en saturación y Q1
en corte, con lo que Vo1 tendrá un valor próximo a +Vcc y Vo2 lo tendrá Figura 1: Flip
Flop Análogo próximo a 0 V. Si en estas circunstancias, se aplica un impulso positi
vo en V1 de amplitud suficiente, se transfiere a la base de Q1 por lo que éste com
enzará a conducir y Vo1 disminuirá, repitiéndose el proceso anterior en sentido contra
rio. Un impulso negativo en V2 hubiera provocado el mismo efecto. Bistables Digi
tales
Figura 2: Símbolo lógico de un flip-flop SR
Este tipo de flip-flop tiene dos entradas R (reset) y S (set), se encuentran a l
a izquierda del símbolo. Este flip-flop tiene activas las entradas en el nivel BAJ
O, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tie
nen dos
salidas complementarias, que se denominan Q y 1, la salida Q es la salida normal
y 1 = 0. El flip-flop RS se puede construir a partir de puertas lógicas. Operación
con compuertas NAND Puede realizarse su implementación integrando compuertas discr
etas aprovechando las propiedades inherentes que poseen dichos dispositivos. De
la misma forma podemos utilizar la realimentación para dicho propósito. La primera c
onfiguración que se puede estudiar es la que utiliza la realimentación de las compue
rtas NAND de la siguiente manera:
Figura 3: Circuito equivalente de un flip-flop SR
Tabla de verdad correspondiente:
Observar la realimentación característica de una puerta NAND a la entrada de la otra
. En la tabla de la verdad se define la operación del flip-flop. Primero encontram
os el estado "prohibido" en donde ambas salidas están a 1, o nivel ALTO. Luego enc
ontramos la condición "set" del flip-flop. Aquí un nivel BAJO, o cero lógico, activa l
a entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamen
te encontramos la condición "reset". El nivel BAJO, o 0, activa la entrada de rese
t, borrando (o poniendo en reset) la salida normal Q. La cuarta línea muestra la c
ondición de "inhabilitación" o "mantenimiento", del flip-flop RS. Las salidas perman
ecen como estaban antes de que existiese esta condición, es decir, no hay cambio e
n las salidas de sus estados anteriores. Indicar la salida de set, significa pon
er la salida Q a 1, de igual forma, la condición reset pone la salida Q a 0. La sa
lida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir
a través de circuitos integrados.
Operación con compuertas NOR El diagrama de un FF con puertas NOR junto con su símbo
lo lógico, se muestran en la figura 3. Los terminales de control de las puertas ta
mbién se denominan R y S (RESET y SET). Si S=R=0, las puertas NOR se habilitan y c
on respecto a la otra entrada cada puerta se comporta como un inversor. Entonces
, con S=R=0 el cerrojo puede adoptar uno de sus dos estados posibles, que depend
erá de su estado anterior. Así, cuando S=R=0, los terminales de entrada R y S no inf
luyen en el estado del FF.
Figura 4: Circuito equivalente de un FF con compuertas NOR
Supongamos ahora que el terminal de entrada R es igual a 1; entonces la puerta a
tacada por R queda inhabilitada y Q tomará el valor 0, mientras que Q'=1 Es decir,
cuando R=1 se ha puesto en RESET el FF. Si éste hubiera estado originalmente en R
ESET, con R=1 no se produciría cambio de estado; sin embargo, si el estado hubiese
sido el de SET, al hacer R=1 se habría originado un cambio de estado del SET al R
ESET. Con S=R=0 es posible cualquier estado. Si R cambia a 1, permanentemente o
temporalmente, el cerrojo pasará al estado de RESET. De forma similar, partiendo d
e S =R=0, si S cambiase a 1, permanentemente o temporalmente, el cerrojo iría al e
stado de SET o permanecería en ese estado si previamente estaba en él. 2. Describir
el funcionamiento de los siguientes Flip Flop . 1. FF SR El flip-flop RS es un d
ispositivo asíncrono. No opera en conjunción con un reloj o dispositivo de temporiza
ción. El flip-flop RS síncrono opera en conjunción con un reloj, en otras palabras ope
ra sincronizadamente. Su símbolo lógico se muestra a continuación. Es igual a un flip-
flop RS añadiéndole una entrada de reloj.
Figura 5: Diagrama de Bloques FF Sicrónico
El flip-flop RS síncrono puede implementarse con puertas NAND. En las siguientes i
lustraciones vemos primero como se añaden dos puertas NAND al flip-flop RS para co
nstruir un flip-flop RS síncrono. Las puertas NAND 3 y 4 añaden la característica de s
incronismo al cerrojo RS. La tabla de la verdad nos muestra la operación del flip-
flop RS síncrono. El modo de mantenimiento se describe en la primera línea de la tab
la de la verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las e
ntradas R y S), las salidas no cambian, permanecen igual que antes de la llegada
del pulso de reloj. Este modo también puede llamarse de "inhabilitación" del FF. La
línea 2 es el modo de reset. La salida normal Q se borrará cuando un nivel ALTO act
ive la entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=
0, el FF no se pone a 0 inmediatamente, esperará hasta que el pulso del reloj pase
del nivel BAJO al ALTO, y entonces se pone a 0. La línea 3 de la tabla describe e
l modo set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso
de reloj en el nivel ALTO), poniendo la salida Q a 1. La línea 4 de la tabla de ve
rdad es una combinación "prohibida" todas las entradas están en 1, no se utiliza por
que activa ambas salidas en el nivel ALTO.
Figura 6: Circuito eléctrico equivalente de un flip-flop SR síncrono
Las formas de ondas, o diagramas de tiempo, se emplean mucho y son bastante útiles
para trabajar con flip-flop y circuitos lógicos secuenciales. A continuación mostra
remos un diagrama de tiempo del flip-flop RS síncrono. Las 3 líneas superiores repre
sentan las señales binarias de reloj, set y reset. Una sola salida Q se muestra en
la parte inferior. Comenzando por la izquierda, llega el pulso de reloj 1, pero
no tiene efecto en Q porque las entradas R y S están en el modo de mantenimiento,
por tanto, la salida Q permanece a 0. En el punto a del diagrama del tiempo, la
entrada de set se activa en el nivel ALTO. Después de cierto tiempo en el punto b
, la salida se pone a 1. Mirar que el flip-flop ha esperado a que el pulso 2 pas
e del nivel BAJO a ALTO antes de activar la salida Q a 1. El pulso está presente c
uando las
entradas R y S están en modo de mantenimiento, y por lo tanto la salida no cambia.
En el punto C la entrada de reset se activa con un nivel ALTO. Un instante post
erior en el punto de la salida Q se borra ó se pone a 0, lo cual ocurre durante la
transición del nivel BAJO a ALTO del pulso del reloj. En el punto e está activada l
a entrada de set, por ello se pone a 1 la salida Q en el punto f del diagrama de
tiempos. La entrada S se desactiva y la R se activa antes del pulso 6, lo cual
hace que la salida Q vaya al nivel BAJO o a la condición de reset. El pulso 7 mues
tra que la salida Q sigue a las entradas R Y S todo el tiempo que el reloj está en
ALTA. En el punto g del diagrama de tiempos, la entrada de set (S) va a nivel A
LTO y la salida Q alcanza también el nivel ALTO. Después la entrada S va a nivel BAJ
O. A continuación en el punto h, la entrada de reset (R) se activa por un nivel AL
TO. Eso hace que la salida Q vaya al estado de reset, o nivel BAJO. La entrada R
entonces vuelve al nivel BAJO, y finalmente el pulso de reloj finaliza con la t
ransición del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en
el nivel ALTO y después en el BAJO. Observar que entre los pulsos 5 y 6 ambas ent
radas R y S están a 1. La condición de ambas entradas R y S en el nivel ALTO, normal
mente, se considera un estado prohibido para el flip-flop. En este caso es acept
able que R y S estén en el nivel ALTO, porque el pulso de reloj está en el nivel BAJ
O y el flip-flop no está activado.
Figura 7: Diagrama de pulsos
2. Biestable o FlipFlop – JK Existen dos tipos de biestables JK síncronos, el dispar
ado por flancos (Edge Triggered, JK ET), en el que los cambios se producen en lo
s flancos de subida o de bajada en la entrada de sincronismo, y el maestro-escla
vo (Master-Slave, JK M-S), en el que el los valores de J y K se almacenan en el
biestable maestro en un estado de la señal de sincronismo y se pasan al biestable
esclavo en otro. Para ver su diferencia de funcionamiento, a continuación se muest
ra un cronograma ejemplo junto con los símbolos normalizados de un JK E-T disparad
o por flancos de subida y un JK M-S con carga en el nivel bajo y disparo por fla
nco de bajada.
Figura8: Señales Flip Flop JK
De los dos flancos del impulso de reloj, solamente uno de ellos es activo tanto
para la lectura de las entradas como para la transición de las salidas. Las entrad
as deben mantenerse estables durante el instante que se produce el flanco activo
del reloj, produciéndose la transición con un cierto tiempo de retardo respecto a e
ste mismo flanco.
3. FF – D Existen dos tipos de biestables D, el activado por nivel, que recibe el
nombre de cerrojo (Latch) y el activado por flanco. El tipo Latch posee una entr
ada de señal (D), una entrada de control (E, enable), una salida de señal (Q) y opci
onalmente, una salida complementaria (Q). Cuando la entrada de control se activa
, la salida tiene el mismo valor que posea D, pero en el instante en el que dich
a señal se desactiva, la salida mantiene o memoriza el valor que tenía en dicho inst
ante. En la siguiente figura se muestra la tabla de verdad, su símbolo y un cronog
rama ejemplo para un Latch cuya entrada de control se activa por alto.
Figura 10: Símbolo lógico de un flip-flop D
Figura 10: Tabla de verdad, señales Flip Flop D activado por nivel.
El biestable tipo D activado por flanco (D-type edge triggered flip flop) se dif
erencia del anterior en que la salida permanece aislada de la entrada durante to
do el tiempo excepto en los flancos (de subida o de bajada) de la señal de reloj,
que es el que ejerce la función de control de modo similar a la entrada E del bies
table D Latch. En la siguiente figura se muestra un biestable de este tipo activ
ado por flanco de bajada con entradas síncronas junto a un cronograma.
3. Describa la operación de los Flip Flop en una transferencia serial y en una par
alelo. Transferencia serial: Se dice que un sistema digital opera en forma seria
l cuando la informacion se transfiere y se manipula un bit a la vez. El contenid
o de un registro se transfiere a otro corriendo los bits de un registro a otro.
La informacion se transfiere un bit a la vez corriendo los bits de fuera del reg
istro fuente del destino. Los registros con corrimiento pueden usarse para conve
rtir datos seriales en datos en paralelo y visceversa. Si se tiene acceso a toda
s las salidas flip-flop de un registro con corrimiento, entonces la informacion
que se introduce de manera serial por corrimiento puede tomarse en salida en par
alelo mediante las salidas de los flip-flop. Si se agrega la capacidad de carga
en paralelo a un registro con corriemiento, entonces la informacion que se intro
duce en paralelo puede tomarse en salida en forma serial corriendo la informacio
n almacenada en el registro. Un registro de desplazamiento es un circuito digita
l consistente en una serie de biestables, generalmente de tipo D, conectados en
cascada
Figura 11: Biestable D por flanco, Diagrama de Bloques y señal relacionada
Figura 12: Biestable D por flanco, Diagrama de Bloques y señal rela
que basculan de forma síncrona con la misma señal de reloj. Según la conexión de las dis
tintas báscula, se tiene un desplazamiento a la izquierda o a la
derecha
Figura 13: Símbolo de registro de desplazamiento de 4 bits
de la información almacenada, bits, en las básculas. Es de señalar que un desplazamien
to a la izquierda de un conjunto de bits, multiplica por 2, mientras que uno a l
a derecha, divide entre 2. Existen registros de desplazamiento bidireccionales,
que pueden funcionar en ambos sentidos. Los registros universales, además de bidir
eccionales permiten la carga en paralelo. Tipos de registros de desplazamiento D
ependiendo del tipo de entradas y salidas, los registros de desplazamiento se cl
asifican como:
•
•
•
•
Serie-Serie: sólo la entrada del primer flip-flop y la salida del último son accesib
les externamente. Se emplean como líneas de retardo digitales y en tareas de sincr
onización. Paralelo-Serie: son accesibles las entradas de todos los flip-flops, pe
ro sólo la salida del último. Normalmente también existe una entrada serie, que sólo alt
era el contenido del primer flip-flop, pudiendo funcionar como los el grupo ante
rior. Serie-Paralelo: son accesibles las salidas de todos los flip-flops, pero sól
o la entrada del primero. Este tipo y el anterior se emplean para convertir dato
s serie en paralelo y viceversa, por ejemplo para conexiones serie como el RS232
. Paralelo-Paralelo: tanto las entradas como las salidas son accesibles. Se usan
para cálculos aritméticos.
BIBLIOGRAFIA
• • • •
TOCCI, Ronald J., Sistemas digitales. Principios y aplicaciones, Pearson, México,
1996. C. J. Savant Jr. - Martin S. Roden - Gordon L. Carpenter : California Stat
e University (Addison Wesley) , 2001. Wikipedia, http://es.wikipedia.org/wiki/Re
gistro_de_desplazamiento, ultima modificación 00:53, 19 ago 2008.