Welcome to Scribd. Sign in or start your free trial to enjoy unlimited e-books, audiobooks & documents.Find out more
Download
Standard view
Full view
of .
Look up keyword
Like this
74Activity
0 of .
Results for:
No results containing your search query
P. 1
BT-KTS2

BT-KTS2

Ratings: (0)|Views: 419|Likes:
Published by thongle01

More info:

Published by: thongle01 on Jul 15, 2010
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as PDF, TXT or read online from Scribd
See more
See less

09/22/2010

pdf

text

original

 
BT v
PLD và VHDL – trang 1/7
Đ
HBK Tp HCM–Khoa
ĐĐ
T–BM
Đ
TMôn h
c: K 
thu
t s
 GVPT: H
Trung M
 
Bài t
p v
PLD và VHDL
1.
Dùng PLA 3x4x2
ở 
hình 1
để
cài
đặ
t 2 hàm Boole:F1 = x’y’z + xy’ + x’yz’F2 = x’yz’ + xy + x’z’ + x’y’Hình 1 Hình 2
2.
Cài
đặ
t 3 hàm Boole sau v
ớ 
i PLA có c
u trúc nh
ư
hình 2F
0
(A,B,C,D) =
Σ
m (2, 3, 4, 5, 6, 7, 13, 15)F
1
(A,B,C,D) =
Σ
m (6, 7, 13, 14, 15)F
2
(A,B,C,D) =
Σ
m (4, 5, 6, 13, 14)
3.
V
ớ 
i m
ch sau:a) Hãy tìm bi
u th
c t
i thi
u cho F(A,B,C,D) d
ng SOP. b) Vi
ế
t ch
ươ 
ng trình VHDL cài
đặ
t hàm trên.c) Thêm m
t tín hi
u clk 
để
ch
cho ngõ ra F thay
đổ
i khi có c
nh lên
ở 
clk, còn khi clk 
ở 
 tr 
ng thái khác thì ngõ ra F gi
tr 
c
ũ
v
a tr 
ướ 
c
đ
ó.
4.
D
ướ 
i
đ
ây là m
t ch
ươ 
ng trình VHDL mô t
b
 
đế
m lên 4 bit
đơ 
n gi
n
 
BT v
PLD và VHDL – trang 2/7LIBRARY ieee ;USE ieee.std_logic_1164.all ;USE ieee.std_logic_unsigned.all ;ENTITY upcounter ISPORT ( Clock : IN STD_LOGIC ;Q : BUFFER STD_LOGIC_VECTOR(1 DOWNTO 0) ) ;END upcounter ;ARCHITECTURE Behavior OF upcounter ISBEGINPROCESS ( Clock )BEGINIF (Clock’EVENT AND Clock = ‘1’) THENQ <= Q + ‘1’ ;END IF ;END PROCESS;END Behavior ;
 
a) D
a vào ch
ươ 
ng trình trên hãy phát tri
n b
 
đế
m lên BCD (có 2 s
mã [digit] BCD là B
1
B
0
 (ngh
 ĩ 
a là
đế
m t
00
đế
n 99, B
1
và B
0
là 2 s
4 bit). Gi
s
b
 
đế
m BCD làm vi
c theo c
nh lênClk và có thêm ngõ vào Reset b
t
đồ
ng b
v
ớ 
i Clk (ngh
 ĩ 
a là b
t c
khi nào Reset=1 thì cácngõ ra là 0) b) Gi
s
B
1
và B
0
 
đượ 
c
đư
a vào m
t m
ch khác mà s
cho ngõ ra G tr 
là 1 khi B
1
B
0
trongt
m t
00
đế
n 90 và có tr 
s
là b
i s
c
a 9. Hãy cài
đặ
t m
ch trên.
5.
Mã VHDL c
a 1 thi
ế
t b
1 entity test is2 port (in1 : in bit_vector (2 downto 0);3 out1 : out bit_vector (3 downto 0));4 end test;5 architecture test_arch of test is6 begin7 out1(0)<=in1(1);8 out1(1)<=in1(2);9 out1(2)<=in1(0) and in1(1);10 out1(3)<=’1’;11 end test_arch ;
Tên c
a entity và thân architecture là gì? V
s
ơ 
 
đồ
m
ch.
6.
Cài
đặ
t c
ng XNOR b
ng
 
a)
 
Các phát bi
u when-else b)
 
Các phát bi
u with-select-whenc)
 
Các phát bi
u case-whend)
 
Các phát bi
u if-then-else
7.
Ta mu
n thi
ế
t k 
ế
m
ch phát hi
n có 3 ngõ vào là 1 trong 4 ngõ vào (D3,D2,D1 và D0) c
ah
, khi
đ
ó ngõ ra Y =1. Vi
ế
t ph
ươ 
ng trình c
a Y. Cài
đặ
t m
ch b
ng các l
nh có th
s
d
ng
đượ 
c? Có bao nhiêu cách?
8.
Xây d
ng m
ch so sánh
độ
l
ớ 
n c
a 2 s
4 bit A và B v
ớ 
i 3 ngõ ra (b
ng nhau: AEQB, nh
 h
ơ 
n: ALTB, và l
ớ 
n h
ơ 
n: AGTB) dùng:a)
 
Các toán t
logic b)
 
Các toán t
quan h
 
 
BT v
PLD và VHDL – trang 3/7
c)
 
Mô hình c
u trúcd)
 
L
nh when-elsee)
 
L
nh if-then-else
9.
Thi
ế
t k 
ế
m
ch c
ng BCD và hi
n th
LED b
y
đ
o
n:a)
 
Thi
ế
t k 
ế
m
ch chuy
n
đổ
i nh
phân 4 bit sang BCD (2 digit, nh
ư
ng ch
c
n 5 bit). b)
 
Thi
ế
t k 
ế
m
ch chuy
n
đổ
i nh
phân 8 bit sang BCD (2 digit).c)
 
Thi
ế
t k 
ế
m
ch c
ng song song 2 s
BCD (1 digit).d)
 
S
d
ng các thi
ế
t k 
ế
 
ở 
a. và b.
để
làm các component cho m
ch c
ng 2 s
BCD 2digit, k 
ế
t qu
ra là 2 digit 1/2 (2 digit
ưỡ 
i).e)
 
Thi
ế
t k 
ế
m
ch hi
n th
BCD ra b
y
đ
o
n.f)
 
Ráp l
i các ph
n c) và d) thành 1 m
ch hoàn ch
nh
để
c
ng 2 s
nh
phân vào và chora k 
ế
t qu
BCD.
10.
Thi
ế
t k 
ế
b
 
đế
m Johnson 4 bit:a)
 
Vi
ế
t mã VHDL cho JK flifpflop kích c
nh lên. b)
 
Dùng a.
để
thi
ế
t k 
ế
m
ch
đế
m Johnson 4 bit.c)
 
Vi
ế
t tr 
c ti
ế
 p không s
d
ng a)
11.
Xét mã VHDL sau, quan h
gi
a Input và Output cho ta bi
ế
t ch
c n
ă
ng c
a m
ch này làgì? V
ớ 
i ch
c n
ă
ng
đ
ó thì cách vi
ế
t này có ch
nào ch
ư
a
đạ
t không? N
ế
u ch
ư
a
đạ
t thì hãy vi
ế
tl
i
để
cho k 
ế
t qu
t
t nh
t.LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY problem ISPORT (Input: IN STD_LOGIC_VECTOR(3 DOWNTO 0);Output: OUT STD_LOGIC_VECTOR(3DOWNTO 0));END problem;ARCHITECTURE LogicFunc OF problem ISBEGINWITH Input SELECTOutput <= “0001” WHEN “0101”,“0010” WHEN “0110”,“0011” WHEN “0111”,“0010” WHEN “1001”,“0100” WHEN “1010”,“0110” WHEN “1011”,“0011” WHEN “1101”,“0110” WHEN “1110”,“1001” WHEN “1111”,“0000” WHEN OTHERS;END LogicFunc;
12.
Cho tr 
ướ 
c mã VHDL sau:
library IEEE;use IEEE.std_logic_1164.all;entity toto is

Activity (74)

You've already reviewed this. Edit your review.
1 thousand reads
1 hundred reads
Nam Đế liked this
Qui Nguyen Nhu liked this
thuphungbk5121 liked this
thuphungbk5121 liked this
tedpipe liked this
anhvupro1989 liked this
thuphungbk5121 liked this

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->