Hari / Tanggal : SR NIlai :

Rabu, 01 Juni 2011

Flip-Flops
Job ke : 11 Paraf :

I. Pendahuluan

Flip – flop adalah gerbang logika yang mempunyai dua kemungkinan kedudukan yaitu Bi
Stabil Memory. Rangkaian tersebut disusun sedemikian rupa sehingga kalau ada suatu taraf
Enable pada S ( C adalah kedudukan lawannya ), maka akan menghasilkan output Q = 1 dan
kalau ada taraf Enable pada C ( dengan S pada kedudukan lawannya ),maka akan menghasilkan
Q = 0 ( dan Not Q = 1 ).
Sebuah taraf Enable ( logic tinggi atau rendah tergantung pada flip – flop yang dipakai )
akan menyebabkan respon output tertentu taraf Enable tersebut dipasang pada input –
inputnya .

II. Tujuan

 Siswa dapat memahami materi SR FF.

 Siswa dapat merangkai rangkaian SR FF.
 Siswa dapat menyebutkan cara kerja SR FF yang di buat dari gate NAND.
 Siswa dapat menyebutkan cara kerja SR FF yang dilengkapi dengan Enable.

III. Alat dan Bahan

 1 unit PC
 Software Circuit Maker

IV. Gambar Rangkaian

V. Langkah Kerja

Menggunakan software circuit maker :

1. Aktifkan software Circuit Maker di PC Anda.

2. Lalu carilah IC 7473 di Digital By Function  Flip-Flops  7400

3. Lalu tambahkan 3 switch di Switch  Digital  Logic switch

4. Tambahkan pula 4 lampu di Digital Animated  Displays  Logic Displays
Seperti berikut ini :

5. Sambungkan dengan garis + (wire tool) seperti pada gambar kerja.

 6. Lalu pilih menu Digital Mode dalam simulation untuk memulai percobaan Gate AND lalu
tekan tanda run Digital Simulation.

7. Lalu atur atau ubah switch-switchnya

VI. HASIL KERJA

Clock S R Q Not Q
1 1 0 1 0
1 1 1 TD TD
1 0 1 0 1
1 0 0 TB TB
1 1 0 1 0
1 0 1 0 1
1 0 0 TB TB
1 1 0 1 0
1 1 1 TD TD
1 0 1 0 1

 Ket : TB : Tidak Berubah TD : Tidak Terdefinisi.

 1-1-0 1-1-1

1-0-1 1-0-0

1-1-0 1-0-1

1-0-0 1-1-0

1-1-1 1-0-1
VII. Timing diagram

CLOCK                                
 
S                  
                       
K                          
             
Q                        
                   
Q'                
                               

VIII. Kesimpulan

Dalam rangkaian SR FF kita harus mengerti hasil dari rangkaian sehingga kita dapat
membuktikan apakah hasil sama dengan timing diagram yang kita buat.
 ***

©2011