Sistemas Digitales Secuenciales 2010 B

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA CONTENIDO DIDCTICO DEL CURSO: 90178
8 SISTEMAS DIGITALES SECUENCIALES
SISTEMAS DIGITALES SECUENCIALES
GEORFFREY ACEVEDO GONZLEZ
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA - UNAD FACULTAD DE CIENCIAS BSICAS E INGENIERA PROGRAMA DE INGENIERA ELECTRNICA
MEDELLN 2008
Actualizacin del 26 de febrero de 2008
Para recibir actualizaciones y anexos de este material se debe dirigir la solicitud al e-mail: georffrey.acevedo@unad.edu.co Gen er a l
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA CONTENIDO DIDCTICO DEL CURSO: 90178 SISTEMAS DIGITALES SECUENCIALES
MDULO SI S T E M A S DIGITA L E S S E C U E N C I A L E S
PRIME R A EDICIN Editor de texto OpenOffi c e 2. 3. 1
Copyright Universidad Nacional Abierta y a Distancia
ISBN
2008 Medelln, Colombia
OH dicha de entender, mayor que la de imaginar o la de sentir! Borges. El curso de Sistemas Digitales Secuenciales, es un curso introductorio en el a apasionante tema de la electrnica Digital Secuencial. Ha sido diseado para ser un curso de tercer nivel en los programas de Ingeniera o Tecnologa Electrnica. Para leer el mdulo se necesitan los conceptos bsicos de la teora conjuntos, la lgica proposicional, lgebra Booleana, las tcnicas de simplificacin de Mapas de Karnaugh y analtica al igual que los conceptos bsicos de electrnica digital combinacional, como lo son los diferentes tipos de compuertas y el diseo de circuitos de aplicacin. La intencin es que el estudiante pueda aprender de este mdulo por s mismo, en este sentido es un texto escrito ms para los estudiantes que para el profesor y tiene la pretensin de motivar la generacin de preguntas antes de comenzar a ofrecer cualquier informacin. Los sistemas digitales secuenciales introducen el concepto de memoria a los circuitos combinacionales, lo que nos permitir dar solucin a nuevos y apasionantes problemas. La posibilidad de recordar el estado actual y tomar una decisin para entregar luego una salida abre el abanico de las posibilidades en el diseo de dispositivos digitales electrnicos, tanto en el control de procesos industriales como en la electrnica de consumo. El rea del conocimiento que corresponde este curso acadmico es ciencias bsicas e ingeniera, especficamente el campo de formacin profesional especfico, adquiriendo importancia, pues es el encargado de fundamentar el estudio de los sistemas digitales que conservan la memoria de sus estados anteriores, condicin que permite el diseo de circuitos que pueden establecer secuencias. Tiene como propsito que el estudiante domine los conceptos bsicos sobre almacenamiento y procesamiento de informacin digital; as, el estudiante estar en capacidad de realizar diseos bsicos usando temporizadores, comprender las secuencias y protocolos para el almacenamiento y lectura en memoria, disear contadores y estar en capacidad de seguir un proceso adecuado en el diseo de circuitos secuenciales. Algunos aspectos esenciales, que resalta el curso son:
Aplicar las etapas del diseo de circuitos digitales secuenciales para la solucin de problemas propios del campo de aplicacin de la Electrnica Digital a nivel de Ingeniera y de Tecnologa. Conocer las diferentes herramientas del diseo que sirven como componentes bsicos para el desarrollo de dispositivos electrnicos digitales. Mediante el desarrollo de las unidades didcticas se pretende ubicar al estudiante en un ambiente ideal para la apropiacin de conceptos y destrezas indispensables para la comprensin y diseo de sistemas digitales secuenciales y sus aplicaciones en la solucin de problemas prcticos. Este desarrollo de habilidades y competencias propias del rea digital tendr aplicables en otros campos de su formacin que permitirn proyectar el curso como herramienta vital en el campo de la investigacin. Que estas pginas os brinden muchas horas de diversin. Agradezco a todos los estudiante y tutores su valiosa colaboracin. Georffrey Acevedo G.
CONTENIDO Unidad 1 INTRODUCCIN A LAS UNIDADES DIGITALES BSICAS DE ALMACENAMIENTO captulo 1 Conceptos previos lgebra de variables lgicas Tablas de verdad Funcin de variables lgicas Funciones de dos variables Compuertas lgicas Tecnologa TTL y CMOS Teoremas para dos variables MInterms y Maxterms Diseo de un Multiplexor en VHDL captulo 2 Almacenamiento en registros LATCH -compuerta OR LATCH set LATCH reset LATCH set-reset -diseo -smbolo -tabla de verdad -diagrama de estados LATCH sr con lnea de control LATCH tipo data -vhdl latch tipo data LATCH d con seal de control LATCH tipo jk LATCH tipo jk con seal de control LATCH tipo toggle LATCH tipo t con seal de control captulo 3 Aplicaciones al diseo de Multivibradores Circuitos Multi-vibradotes Circuitos de tiempo -Mdulo temporizador de precisin 555 -555 como astable: 5
- Frecuencia de oscilacin -555 como monoestable Unidad 2 FLIP-FLOPS y DISEO DE MAQUINAS DE ESTADO captulo 1 Flip-Flops Flip-Flop activos por flanco positivo y flanco negativo -Flip-Flop activo por flanco Positivo -Flip-Flop activo por flanco Negativo Circuitos generadores de Flanco Diseo de Sistemas Sncronos en VHDL VHDL Flip-Flop Data con circuito detector de Flanco Circuitos generadores de Flanco Diseo de circuitos generadores de flanco -Seal de reloj a la salida del circuito detector de flancos de bajada -Seal de reloj a la salida del circuito detector de flancos de subida -Circuito detector de Flanco de Subida -Circuito detector de Flanco de Bajada VHDL Flip-Flop Data Scrono Circuitos de PRESET y RESET asncronos: VHDL F-F tipo D con puesta a cero y a uno asncronas: captulo 2 Aplicaciones de los Flip-Flop Almacenamiento paralelo de datos Divisin de frecuencia Contadores Contadores Asncronos VHDL Circuito Contador Ascendente O Descendente VHDL Definicin de paquetes Captulo 3 Sistemas Secuenciales -Modelo de un circuito secuencial -Etapas del diseo de circuitos -Etapa lgica -Etapa de memoria -Circuito secuencial sincronizado -Diagrama de estados -Tabla de estados -Tabla de estado futuro Circuitos Moore y Meeley Etapas del diseo -Diagrama de estados -Identificacin del Nmero de estados -Tabla de estados 6
-Asignacin de estados -Tabla de transicin Memorias -Bus de direccin -Bus de datos -Seales de control Anexos Anexo A Instalacn de Xilinx 7.1i Anexo B Cmo crear un proyecto esquemtico en Xilinx 7.1i
Unidad
Introduccin a las unidades digitales bsicas de almacenamiento
OBJETIVO GENERAL Estudiar, analizar y profundizar los conceptos fundamentales de la teora del diseo y manejo de datos, mediante cerrojos, y el almacenamiento en Latches, Latch S-R, Latch D, Flip flops disparados por flanco (Flip- Flop Maestro esclavo, Flip-Flop tipo JK, Flip-flop tipo Toggle, Flip-flop tipo Data, con aplicaciones con Monoestables, astables, y por ltimo en cada captulo se aplicar al diseo en FPGA y programacin en VHDL.
OBJETIVOS ESPECFICOS 1.Identificar los dispositivos de almacenamiento bsicos. 2.Distinguir las diferentes clases Latch. 3.Representar una funcin usando diagramas de tiempos. 4.Realizar diseos usando LATCH. 5.Aplicar los diagramas de tiempo para el anlisis de un circuito secuencial.
Captulo 1:
Fase de reconocimiento
Leccin 1
En esta leccin reforzaremos algunos conceptos de Sistemas Digitales Bsicos y VHDL que se deben tener para poder hacer la lectura significativa del curso: lgebra de variables lgicas: Caractersticas de las variables lgicas: La variable lgica debe ser excluyentes: Debemos poder determinar su valor de verdad, definindola como verdadera o falasa. La variable lgica debe ser diferenciable: Debeos poder decir con claridad si son o no son verdaderas o falsas. (Que la variable exprese sentencias claras). Por ejemplo: P = La temperatura es de 250C. Esta es una variable de la cual podemos afirmar con claridad que sea verdadera o falsa. Los valores de verdad podemos representarlos as: Verdadera Falasa = = ON = ROJO VERDE = = 0 1
OFF =
Como los valores de verdad son mutuamente excluyentes podemos usar la siguiente representacin:
_____ Verdadero = Falso

10
_________ Falso = Verdadero

Aqu la lnea horizontal representa la negacin del valor que tiene debajo. Representacin de las variables lgicas: Para representar las variables lgicas usamos las ltimas letras del alfabeto como p, q, r, s, t. v. x. y. z. Si usamos como variable lgica la p, sta podr tomar uno slo de los valores de verdad del conjunto: {verdadero, falso}. Es decir que p puede ser verdadera o falsa pero no tener los dos valores de verdad al mismo tiempo de acuerdo a la propiedad de ser excluyente.
Leccin 2.
Tablas de verdad: Una tabla de verdad esta constituida por los posibles valores de la variable lgica y las posibles funciones de la variable. Variables Posibles Valores de Verdad de la variable Funcin Posibles Valores de Verdad de la funcin
Funcin de las variables lgicas: La funcin de dichas variables lgicas la representamos comnmente por la letra F. Y est determinada por su tabla de verdad. Funcin de una variable lgica: F(p) = se lee efe de P. Y ser la funcin de la variable lgica p. F(p) al igual que p tambin toma un valor de verdad del conjunto:
{verdadero, falso}.
Pero dicho valor de verdad siempre estar determinada por el valor de verdad de la variable p. En otras palabras F(p) depende del valor de p. 11
F(p) = Verdadero. F(p) = Falso.

Observemos como en la siguiente tabla de la funcin, las posibles funciones de la variable son en total 4. Este nmero de posibilidades podemos calcularlo como 22.
Posibles Variable. Posibles funciones de la variable p F1(p) F2(p) F3(p) F4(p) F F V F V V F F V V

En trminos de la variable p, estas funciones podemos definirlas como sigue:
F1(p) = F __ F2(p) = p F3(p) = p F4(p) = V

Funciones de dos variables p y s: Las posibles funciones de las variables son en total 16. Este nmero de posibilidades podemos calcularlo como 24, en donde el cuatro son el nmero de posibles combinaciones verdadero y falso para dos variables es as:
(Dos valores de verdad)22 (dos variables) p F F V V s F1(p,s) F F V F F F V F F2 V F F F F3 F V F F F4 V V F F F5 F F V F F6 V F V F F7 F V V F F8 V V V F F9 F F F V F10 V F F V F11 F V F V F12 V V F V F13 F F V V F14 V F V V F15 F V V V F16 V V V V
En trminos de la variable p y de s, estas funciones podemos definirlas como sigue:
F1(p,s) = F2(p,s) = F3(p,s) = F4(p,s) =
F p NOR s (p EXOR s). s No p

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F5(p,s) = F6(p,s) = F7(p,s) = F8(p,s) = F9(p,s) = F10(p,s) = F11(p,s) = F12(p,s) = F13(p,s) = F14(p,s) = F15(p,s) = F16(p,s) =
(p EXOR s). p NO s p EXOR s p NAND s p AND s p EXNOR s s NO[(p EXOR s). p] p NO[(p EXOR s). s] p OR s V
Las funcione subrayadas corresponden a las funciones ms utilizadas, las cuales especificar a continuacin:
P F F V V
S NO P P AND S P OR S P EXOR S F V F F F V V F V V F F F V V V F V V F
Nemotcnicamente podemos definirlas as:
AND: OR: EXOR:
Verdadero-verdadero Falso-falso Iguales
para ser verdadero...... x para ser falso.............. + para ser falso. ..........
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Funciones de ms de dos variables lgicas: Son las funciones que para establecer su valor de verdad dependen de ms de dos variables lgicas: Ejemplo: Representacin de una funcin de tres variables lgicas: Primero debemos determinar el nmero de las posibles combinaciones de valores de verdad para las tres variables, que en este caso denominaremos A, B y C. Y los valores de vedad los representaremos por 1 para Verdadero y 0 para falso. Como se trata de combinara 3 variables lgicas diferentes, y los valores de verdad posibles son dos Verdadero y Falso, son necesarias: 23 = 8 Ocho combinaciones posibles. Ahora s podemos construir la tabla de verdad para la funcin:
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
C F(A,B,C) = Z 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Z, est definida por todos aquellos valores que la afirman. Es decir nicamente por los valores que observamos resaltados en la tabla de verdad. Representacin grfica de las funciones lgicas: Por comodidad usaremos las letras A y B para representar las variables: La representacin grfica de las funciones coincide con la representacin en diagrama de bloque de un sistema: Funcin Seales de COMPUERTA OUT entrada 1-Funcin Inversora. (Invierte el valor de verdad de las funciones lgicas)
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2-Funcin AND. Es equivalente a decir: A and B = A . B = AB
A B
A and B
3-Funcin OR. Es equivalente a decir: A or B = A + B
A B
A+ B
3-Funcin XOR. Es equivalente a decir: A xor B = A
A B
4-Funcin BUFFER. Mantiene la seal.
5-Funcin NAND.
A B
A and B
6-Funcin NOR. 15
A B
A+ B
7-Funcin EXNOR.
A B
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Leccin 3
Tecnologa TTL y CMOS: TTL: Significa tecnologa de transistor a transistor y maneja los siguientes umbrales de voltaje para determinar el 1 o el 0 lgico en sus entradas: 5V Hmx
2V Hmn
1 lgico
0.8V Lmn
0 lgico
Margen de seguridad.
CMOS: Significa tecnologa metal oxido semiconductor y maneja los siguientes umbrales de voltaje para determinar el 1 o el 0 lgico en sus entradas: 5V Hmx
3.5V Hmn
1 lgico
1.5V Lmn
Margen de seguridad.
0 lgico
La notacin de los valores de verdad tendr entonces la siguiente representacin:
1 para el VERDADERO 0 para el FALSO

Haciendo uso de estas representaciones y de esta notacin, podemos representar la funcin Z de una variable lgica as:
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1. Definimos la funcin Z por su tabla de verdad, La funcin Z como vimos, est definida arbitrariamente. Pero depender de los valores de verdad de las variables A; B y C tal y como lo determine la tabla de verdad siguiente:
A
0 0 0 0 1 1 1 1
B C F(A,B,C) = Z 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
2. Recordemos que Z, est definida por todos aquellos valores que la afirman. Es decir nicamente por los valores que observamos resaltados en la tabla de verdad. La funcin Z es: Z = ABC + ABC + ABC + ABC
El circuito lgico de la variable Z es como sigue:
A BC
A BC
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Representacin en diagramas de bloques:
CIRCUITO LOGICO Tcnicas De Simplificacin Teoremas del lgebra Booleana: I- Teoremas para una variable: A = A A+0 A+1 A+ A A + A' Teoremas Duales: A.0 A.1 A.A A . A' = = = = 0 A A 0 = = = = A 1 A 1
A manera de nemotectnia, observemos como las operaciones de suma y producto coinciden para las funciones OR y AND: 0+0 = 0 0+1 = 1 1+1 = 1 0. 0 0.1 1.1 = 0 = 0 = 1
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Leccin 4
A + AB = A Demostracin: A(1 + B) = A(1) = A A + AB = A + B Demostracin: A + AB +AB = A + B(A + A) = A + B (Aplicando el criterio anterior). AC + AB + BC = AC + AB AC + AB = (A + B)(A + C)
Teoremas para dos variables: 1) 2)
3) 4)
Teoremas DUALES para dos variables: 1) A(A + B) = A 2) A(A + B) = AB 3) (A + C)(A + B)(B + C) = (A + C)(A + B) 4) (A + C)(A + B) = AB + AC Observemos que el truco para obtener estas funciones consiste en cambiar + por * y * por +. Esto es gracias al teorema de Morgan. Teorema de Morgan: A.B.C = A + B + C Igualmente podemos expresar el teorema en su dualidad: A + B + C = A. B. C
Formas estndar de las funciones lgicas:
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Las funciones lgicas se pueden expresar como suma de productos o productos de sumas lgicas. Estos productos son llamados estndar, es decir, involucran todas las variables. Ejemplo: A B C F(A,B,C) = Z 0 0 0 1 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Como suma de productos: Z estar dada por los valores de Z que la hacen verdadera (1) La funcin Z es: Z = ABC + ABC + ABC + ABC + ABC + ABC
Como producto de sumas: Z estar dada por los valores de Z que la hacen falsa (0). Pero al contrario de del caso anterior, las variables se complementan donde estn afirmadas y no se complementan donde estn negadas. La funcin Z es: Z =(A + B + C) (A + B + C)
Las representaciones anteriores de Z reciben el nombre de Minterms y Maxterms: Z como Minterms mi: Z = (m0 , m1 , m3 , m5 , m6 , m7 ) Z como Maxterms mi: Z = M(2,4) Niveles de integracin de los circuitos digitales bsicos Segn el nmero de puertas lgicas los circuitos integrados se clasifican como: Nombre Significado Compuertas lgicas SSI Small-scale-integrated <12 MSI Medium-scale-integrated 12 - 100 LSI Large-scale-integrated 100 - 1000 VLSI Very-large-scale-integrated Un ejemplo de SSI es la 7408, de MSI un multiplexor y de LSI una memoria.
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DECODIFICADOR PARA DISPLAY
Display de 7 segmentos:
a f e d
nodo comn
a b c f e d
Ctodo comn Integrado a Usar
b c
7447
Vcc
7448
Internamente, se trata de siete diodos dispuestos de la siguiente manera respectivamente:
R E S
R E S
Leccin 5
Diseo de un Multiplexor en VHDL:
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En esta leccin haremos un reconocimiento de los conocimientos adquiridos en sistemas digitales bsicos sobre VHDL, para lograr nuestro objetivo disearemos un multiplexor dos a 1 en VHDL, retomando y analizando las etapas del programa: Recordemos que un circuito multiplexor 2 a 1 permite seleccionar entre dos canales de entrada cual ser el canal que podr salir por la nica lnea de salida: MULTIPLEXOR 2 a 1
Canal A Salida un nico canal Canal B
Selecciona la salida ( Es la seal de control) Selecciona el canal A con 0 y el Canal B con 1 Este es un circuito de multiplexin en el tiempo (TDM) muy comn en telecomunicaciones; imaginemos que Venn y Aristteles desean comunicarse de Natunga a Macondo pero entre los dos destinos slo existe un nico canal de comunicaciones. Cmo usar este nico canal para que las dos personas puedan estar en comunicacin con Macondo al mismo tiempo? ....La solucin es muy simple: permitimos que Aristteles se comunique por unas fracciones de segundo y que en la siguiente fraccin de segundo lo haga Venn, pero debemos hacerlo a una velocidad tal que los usuarios no se percaten del asunto. La tarea de conectar y desconectar rpidamente los canales A y B (usuarios de Natunga) de la nica seal de salida es realizada por el circuito multiplexor. Veamos la tabla de estados: Tabla de estados: Caso A B Control C 0 1 0 0 0 0 0 1 Salida 0 0 23
2 3 4 5 6 7
0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
0 1 1 0 1 1
Obtengamos la funcin lgica: (Puedes repasar estos conceptos en el capttulo de lgebra Booleana del mdulo de Lgica Matemtica y complementarlos con el Mdulo de Sistemas Digitales Bsicos) f(A,B,Control) = A'BC + AB'C' + ABC' + ABC Simplificacin: f(A,B,Control) = (A'BC + ABC) f(A,B,Control) = BC(A' + A) f(A,B,Control) = BC(1) f(A,B,Control) = BC + + + + (AB'C' + ABC') AC'(B' + B) AC'(1) AC'
Recordimos que el algoritmo en VHDL consta de bsicamente tres etapas: 1. Definicin de las libreras 2. Declaracin de las variables de entrada y salida 3. Arquitectura, donde se describe el comportamiento lgico del sistema. A continuacin hacemos la descripcin detallada de stas etapas.. (No olvides retomar todos stos conceptos en el mdulo de Sistemas Digitales Bsicos).
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Agoritmo en VHDL:
Definiciones: Libreras y paquetetes a utilizar ieee. : Librera a utilizar std_logic_1164.all: Paquete a utilizar; ms completo que el tipo bit, al incluir los estados de alta impedancia y de no importa.
library ieee; use ieee.std_logic_1164.all;
entity MUX2a1_a is port( A, B: in std_logic; C: in std_logic; Y: out std_logic); end MUX2a1_a;
Entidad Donde se definen las seales de entrada y salida del sistema:
A IN B Sel
SISTEMA f(A, B, C) Y OUT
architecture funcionamiento of MUX2a1_a is begin Y<= ( B and C ) or ( A and not(C) ); end funcionamiento;
Arquitectura Donde se define la funcin del circuito Funicin del sistema: f(A, B, C) = Y = B*C + A*~C
Otra forma de resolverlo es: library ieee; use ieee.std_logic_1164.all; entity mux2a1 is port( entrada: in std_logic_vector(3 downto 0); --Definimos las entradas A, y B control: in std_logic; --Definimos las seales ce dontrol C1 y: out std_logic); end mux2a1; architecture archmux2a1 of mux2a1 is begin p1: process (entrada,control) 25
begin case control is when "0" => y<=entrada(0); when "1" => y<=entrada(1); when others => y<=entrada(0); end case; end process; end archmux2a1;
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Captulo 2:
Almacenamiento en Registros
Sistema Secuencial
Sistema Combinacional
Sistema de Retroalimentacin
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Leccin 6
En esta leccin aprenderemos a disear una unidad bsica de almacenamiento a partir de los conocimientos adquiridos en el curso de sistemas digitales bsicos. 1.1.1 LATCH Un LATCH es la unidad de almacenamiento bsico es y la unidad fundamental para construir los diferentes tipos de FLIP-FLOP que estudiaremos ms adelante. Partamos de considerar un LATCH como un sistema con una variable de entrada y una variable de salida, tal y como se muestra en la siguiente figura:
Figura 1
Entrada IN
LATCH
Salida OUT
Estamos buscando disear un circuito que permita el almacenamiento de la mnima unidad lgica, es decir, de un bit. Esto es, pretendemos disear un circuito que nos permita almacenar un uno lgico o un cero lgico. En otras palabras, queremos almacenar o retener 5Voltios 0Voltios en un punto especfico de un circuito hasta que lo deseemos. La pregunta ahora es, qu utilidad prctica podra tener dicho circuito digital?, De qu puede servirnos almacenar un dgito? Dejemos volar la imaginacin y propongamos una aplicacin a nuestro primer circuito digital de almacenamiento de un bit: Resulta que nuestro amigo Boole ha puesto en la jaula de su hermoso canario un nuevo columpio pero ha pasado horas sin lograr determinar si su canario hace o no uso del nuevo juguete. Cmo podemos ayudar a Boole con sta fatigante tarea?
Circuito Figura 2 Seal de entrada Seal de salida Muy bien, ya tenemos nuestro primer problema por resolver, ahora procederemos a disear un sistema tal que una luz permanezca encendida una vez que nuestro canario halla hecho uso del columpio.
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Necesitamos entonces que la luz no se apague hasta que Boole la observe. Cmo podemos hacer uso de la electrnica digital para crear nuestra primera unidad de almacenamiento de informacin? Para dar inicio al proceso de diseo debemos hacer un repaso de algunos de los conceptos aprendidos en el curso de Sistemas Digitales Bsicos y lgica Matemtica. El primer concepto que repasaremos es el de las compuertas OR. Repaso: COMPUERTA OR: Recordemos los posibles valores de verdad para la compuerta OR, nuestra unidad fundamental en el diseo de un LATCH: Las seales de entrada a la compuerta lgica OR son respectivamente P y Q. La salida depende del estado lgico de la entrada, sta ser cero cuando ambas entradas sean cero, es decir, basta con que una de las entradas se active, P Q para que la salida tambin est activa:
P
Figura 3
PQ
Compuerta OR P Q PQ
TABLA DE VERDAD
0 0 1 1
0 1 0 1
0 1 1 1
1.1.1.1 LATCH SET LATCH que tiene una seal de entrada que obliga a la salida a tomar el valor de uno (1). Esta diseado con una compuerta OR, aunque tambin puede ser diseado por compuertas AND. Lo que hacemos a continuacin es introducir un laso de retroalimentacin de la seal de salida Q a la seal de entrada P en la compuerta OR, tal y como se muestra en la figura 4:
0 S
Figura 4
0
LATCH SET
Q
Estado Inicial, todo en Cero
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El estado inicial de la compuerta OR es el de todas sus seales de entrada y salida en cero lgico. De acuerdo con la tabla de verdad para la OR cualquier uno en las entradas obligar un uno en la salida, este uno de la salida Q ser retroalimentado hacia la entrada como se muestra en la figura 5:
1 S
Figura 5
Q 1
LATCH SET
El uno de la salida Q se retroalimenta a la entrada
Observamos que poner S =1 oblig a que la salida Q se convirtiera en 1 Suponiendo que la seal de entrada S se pone en alto cuando el canario se posa en el nuevo columpio, logramos que la salida Q correspondiente a la bombilla se ponga tambin en alto (encienda), ahora necesitamos que este estado alto de la bombilla se conserve hasta que nuestro amigo Boole as lo determine. Para verificar que el sistema conserva el estado alto en la salida (Bombilla encendida) supongamos que el canario se retira del columpio producindose una seal de cero en la entrada S del sistema. Continuar la bombilla encendida? Veamos:
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Finalmente llevemos la entrada S a cero observemos lo que pasa:
1 S 0
LATCH SET Figura 6
Q 1
El uno que permanece en la entrada, obliga un uno en la salida Q, sin importar el nuevo estado de S
Logramos memorizar un 1 en la salida Q del circuito, ya que sta salida no cambiar, es decir, la bombilla no se apagar aunque el canario se retire del columpio o se vuelva a posar en l. Veamos como queda el sistema: 115VAC 5V Circu ito de acopl e de poten cia.
Una vez que el estado lgico alto queda almacenado Etapa de acople de en el circuito es imposible apagar la bombilla por medio de un cambio en nuestra nica seal de entrada potencia con S, Boole deber Seal de entrada circuito digital, es decir, deber interrumpir el suministro de energa de 5 desenergizar el Optoacoplador y Voltios. Triac Al posarse el ave la entrada S se Boole ha encontrado que el canario tiene miedo de usar el balancn, para obligar a usarlo, Boole desea desconecta de tierra produciendo un 1 ahora que en sistema funcione al contrario, es decir, que la bombilla permanezca encendida hasta que el lgico el la entrada de la compuerta canario se pose en el columpio. Dado que al canario no le gusta la presencia de la luz, Boole espera que TTL el canario aprenda a apagarla parndose en el columpio. Igual que en el sistema anterior la bombilla debe permanecer apagada a pesar de que el canario se retire del columpio. Figura 7 Para dar solucin a este nuevo reto,para apagar el LED y la Bombilla?. Qu deber hacer Boole procedemos a disear el Latch Reset:
Esta vez la bombilla inicia encendida Circuito Seal de entrada Seal de salida 31
1.1.1. 2 LATCH RESET LATCH que tiene una seal de entrada que obliga a la salida a tomar el valor de cero (0). Para el diseo de este nuevo LATCH es necesario que recordemos la funcin lgica de la compuerta NOT:
P
Figura 8 Compuerta NOT
P 0 1
~PTABLA DE
1 0 VERDAD
Para este diseo, partimos del LATCH SET en su estado inicial:
0 S
Figura 9
Q 0
LATCH SET
Estado Inicial, todo en Cero
Adicionamos dos inversoras, lo que no producir ninguna alteracin en la salida:
0 S 0
Q
0
~Q
Figura 10 Ahora convertiremos la seal intermedia ~Q en la nueva seal de salida:
Q
0
Figura 11
Q
0 1
~Q
Ahora cambiemos el estado de R (de Cero a Uno ) y veamos que pasa:
32
Q
}
1 R 1 1
Q
0
~Q
LATCH RESET Figura 12 Como en el caso del LATCH SET, al cambiar nuevamente el estado de R observaremos que el 1 a la entrada de la OR no permitir el cambio en el estado de la salida de sta, permaneciendo ~Q en 0, y este estado se mantendr hasta que el circuito sea desenergizado. Redibujemos el LATCH RESET:
R
LATCH RESET
Dibujando nuevamente todo el sistema tendremos que al posarse el ave en el nuevo columpio se apagar la bombilla y a pesar de que el ave se retire, la bombilla no volver a encender:
115VAC
5V
Circu ito de acopl e de poten cia.
Seal de entrada Al posarse el ave la entrada S se desconecta de tierra produciendo un 1 lgico en la entrada de la compuerta TTL
Etapa de acople de potencia con Optoacoplador y Triac
33
Qu debe hacer Boole ahora para activar nuevamente el sistema, es decir de apagar la bombilla en el caso de usar un LATCH SET o de encender nuevamente la bombilla en el caso de usar un LATCH RESET si no desea interrumpir el suministro de corriente del circuito digital? Como te habrs dado cuenta, el hecho de tener que desenergizar desconectar el circuito para retornarlo a su estado original, puede resultar en un inconveniente. Para solucionar esto, hagamos un nuevo diseo: El Latch Set-Reset, un circuito tal que permita el cambio de estado de la salida sin necesidad de interrumpir el suministro de energa al circuito digital:
Leccin 7
1.1.1. 3 LATCH SET- RESET Es el LATCH que tiene dos entradas, una entrada que obliga a la salida a tomar el valor de cero (0) y otra entrada que obliga a la salida a tomar el valor de uno (1). Para su diseo, partimos del LATCH SET:
0 S
Figura 14
Q
0
~Q
Recordemos que por medio de una compuerta OR podemos disear una compuerta inversora:
=
Figura 15 Reemplacemos una inversora por una OR:
0 S
Figura 16
Q
0
~Q
34
Ahora procedemos a separar una de las entradas de la compuerta NOR a manera de seal de control, seal que denominaremos R(RESET):
~Q
S R
Figura 17 A continuacin procedemos a analizar las salidas Q y ~Q al variar los estados de las entradas S y R: 1) Si S = R = 0 1.1) Si Q estaba en 0 y hacemos S = R = 0, observaremos que Q contina siendo cero:
S 0 R 0
Figura 18
~Q
0
1.2) Si Q estaba en 1 y hacemos S = R = 0, observaremos que Q contina siendo uno:
S 0 R 0
Figura 19
~Q
1
35
Luego, podemos concluir que con S y R en cero se conserva el estado anterior. NO hay cambios. 2) Si S = 0 y R = 1 2.1) Si Q estaba en 0 y hacemos S = 0 y R = 1, observaremos que el estado de la salida Q se conserva:
~Q
S 0 R 1
Figura 20 2.2) Si Q estaba en 1 y hacemos S = 0 y R = 1, observaremos que Q se vuelve cero:
1 0
S 0 R 1
~Q
Q
10
Figura 21 Luego, podemos concluir que con R en uno se resetea el estado de la salida, es decir, la salida se vuelve cero. 3) Si S =1 y R = 0 3.1) Si Q estaba en 0 y hacemos S = 1 y R = 0, observaremos que Q se vuelve uno:
Figura 22
S 1 R 0
10
~Q
Q
01
3.2) Si Q estaba en 1 y hacemos S = 1 y R = 0, observaremos que el estado de la salda Q se conserva igual:
~Q
S 1 R 0 0
Q
11
36
Figura 23 Luego, podemos concluir que con S en uno se pone en estado de SET , es decir, la salida se vuelve UNO. 4) Si S =1 y R = 1 4.1) Si Q estaba en 0 y ~Q en 1 hacemos S = 1 y R = 1, observamos que:
S 1 R 1
1 0
~Q
Q
00
4.1) Si Q estaba en 0 y ~Q en 0 hacemos S = 1 y R = 1, observamos que:
S 1 R 1
~Q
Q
10
Observa como en estos dos casos Q y ~Q toman valores iguales, lo que nos representa un estado no deseado: (Se trata de no dar las ordenes de Reseteo y de Set al mismo tiempo.
37
Reorganicemos la el diagrama y construyamos con la informacin anterior una tabla que comprenda todos los cuatro casos vistos:
~Q
R
Entrada de excitacin SET S 0 0 0 0 1 1 1 1 LATCH SET - RESET
RESET Estado actual Estado siguiente Funcin R 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 ~Q 1 0 1 0 1 0 1 0 Q 0 1 0 0 1 1 X X ~Q 1 0 1 1 0 0 X X PERMANECE (Q no cambia) RESET SET ESTADO PROHIBIDO (No Vlido)
TABLA DE ESTADOS LATCH SET - RESET
S R
LATCH SR
DIAGRAMA DE BLOQUE DEL LATCH SR
~Q Q
38
Circuito de aplicacin: Cmo podemos ver la aplicacin til de este sistema sobre el circuito detector que venimos diseando para el canario de nuestro amigo Boole? Ahora disponemos de un circuito que tiene dos seales de entrada, una entrada S SET que permite encender nuevamente la bombilla si sta se ha apagado antes usando la entrada R RESET. Es decir, si ingresamos un 1 en SET y la bombilla est apagada, sta se encender y nicamente podr apagarse mediante un 1 en la seal de RESET. Si la bombilla est apagada e ingresamos un 1 por la entrada de RESET, la bombilla se apagar y no podr encenderse tornando a 0 la seal de RESET. nicamente se puede encender mediante un 1 en la seal de SET. Pero el sistema tiene una falencia, debemos cuidar de no enviar las seales de SET y RESET al mismo tiempo ya que la respuesta del sistema ser impredecible, es por esto que en la tabla de estados marcamos sta condicin como estado prohibido.
39
Con ste circuito Boole tiene los dos LATCH, SET y RESET, en uno slo y podr poner a funcionar el sistema como desee:
1.Si desea que la bombilla se encienda cuando el ave se pose en el columpio, entonces deber
conectar la seal del columpio a la entrada SET. Y as, l podr apagar la bombilla mediante una seal en la entrada RESET, sin necesidad de desconectar el circuito de las bateras.
2.Si desea que la bombilla se apague cuando el ave se pose en el columpio, entonces deber conectar
la seal del columpio a la entrada RESET. Y as, l podr encender nuevamente la bombilla cuando lo desee mediante una seal en la entrada SET, sin necesidad de desconectar el circuito de las bateras.
pulsador 5V 5V Circu ito de acopl e de poten cia.
115VAC
Seal de entrada
40
Leccin 8
Latch SR con NAND Representacin del LATCH SR usando compuertas NAND:
~Q
Q
R
LATCH SET RESET CON NAND Ahora, vamos a suprimir las compuertas inversoras; En este caso, decimos que las entradas S y R son activas en bajo:
LATCH SET RESET CON NAND y ENTRADAS ACTIVAS EN BAJO.
LATCH SR
SMBOLO DEL LATCH SET RESET CON ENTRADAS ACTIVAS EN BAJO. 41
Funcin Lgica del LATCH SET-RESET: De la tabla de estados del LATCH SET RESET, tomando como variables de entrada a S y R y como funcin de salida el estado actual Q* . Con estos datos obtendremos la funcin lgica para el LATCH SET-RESET:
SET S 0 0 0 0 1 1 1 1 verdad:
RESET Estado Estado Actual siguiente * R Q Q 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 X X
1) Observa como esta tabla de estados corresponde a la siguiente tabla de
42
2) De la tabla de verdad obtenemos la siguiente funcin lgica: f (S, R, Q) = Q* = S' R Q + S R' Q' + S R' Q 3) Simplifiquemos usando Mapas de Karnaugh:
La funcin simplificada es: f (S, R, Q) = Q* = S + R Q Ejercicio 1 Asigna a S, y R los valores posibles y observa el valor as obtenido para la funcin, luego compralos con los valores de la tabla de estado.
43
Diagrama de Estados. Diagrama de ESTADOS para el LATCH SR:
SR 10 0X 0 01
Si el estado actual es un CERO en la salida; Cuando S=1 y R=0 podemos pasar al estado en que la salida es 1, la flecha ( )indica este cambio de estado.
X0
Si el estado actual es un UNO en la salida, Con, ningn valor de S producir un cambio de estado. Solo cuando S=0 y R= 1 podemos pasar al estado en que la salida es 0, la flecha ( ) indica este cambio de estado.
44
Hemos aprendido que el LATCH-SR tiene un estado prohibido, en el cual S y R toman el valor de 1, produciendo cambios indeseados en las salidas Q y ~Q del Latch. Cmo podemos evitar el estado prohibido? Recordemos que con una compuerta AND, slo se obtendr un uno (1) a la salida siempre y cuando ambas entradas estn tambin en uno (1), luego, si tomamos una de las entradas como entrada de control. Mientras esta entrada est en cero, la salida tambin ser cero.
Entrada Control
Compuerta AND 1.1.1.4 LATCH SR CON LNEA DE CONTROL:
Salida = Entrada Solo cuando Control 0 En otro caso es = 0
Aplicando la compuerta NAND, podemos bloquear las ambas entradas (SR); esto es, habilitar o deshabilitar el LATCH.
LATCH SR
LATCH SET RESET CON SEAL DE CONTROL. Smbolo para el LATCH-SR con seal de control:
LATCH SR con Control
SMBOLO DEL LATCH SET RESET CON SEAL DE CONTROL.
45
Ejercicio 2 1. Construye una tabla de verdad para la funcin Q * . Recuerda que ahora esta nueva funcin depende del estado de las variables: CSRQ 2. Luego obtn la funcin sin simplificar. 3. Usando los mapas de Karnaugh encuentra una funcin simplificada. 4. Verifica que tu funcin cumpla la tabla de verdad. 5. Consulta y grafica Integrados comerciales que contengan el LATCH SR 6. Consulta que es un circuito antirrobote. 7. Consulta como usar el LATCH SR para eliminar los rebotes.
46
1.1.1.5 LATCH TIPO DATA: Existe otra forma de evitar que las entradas S y R tomen el valor de 1 al mismo tiempo, y es usando una compuerta inversora entre las dos seales, as, cuando S sea Uno (1), R ser (0), y cuando S sea Cero(0), R ser UNO (1):
D 0 Un cero en S se transforma en 1 para R
LATCH SR Q R
Q
Q
LATCH DATA
De esta manera, un 1 en S da la orden de SET que pone la salida Q en alto (1) y un 0 en S da la orden de RESET que pone la salida Q en bajo (0). Tabla de verdad LATCH D:
Ejercicio 3 1.Elabora un diagrama de estados para el LATH DATA. 2.Consulta y grafica Integrados comerciales que contengan el LATCH DATA.
47
VHDL flip-flop tipo data:

Definicin de la entidad: En la entidad definimos el nombre de la unidad funcional que estamos creando (entidad), definimos las seales de entrada, que en este caso sern la seal de entrada de datos (data) representada en la letra d, y finalmente definimos la seal de salida q, recordemos que para definir estas variables como entradas y salidas usamos las palabras clave in y out respectivamente.
entity biestD is port( d: in std_logic; q: out std_logic); end entity;
Observemos que tambin se defini el tipo de variable como std logic. Definicin de la arquitectura: En la arquitectura definimos la funcin lgica que determinar el comportamiento del sistema como un flip-flop tipo data; dado que en un flip-flop data la seal de salida Q sigue a la entrada D, ste queda bien representado por la instruccin:
q <= d
Equivalente a d llvele q, a la salida llvele la entrada. Definidas stas caractersticas el flip-flop data, queda completamente definido as:
architecture archbiestD of biestD is begin p: process(d) begin q<=d; end process; end;
48
1.1.1.6.1 LATCH D CON SEAL DE CONTROL: Como ya habrs deducido, es poco prctico que la salida Q siga a la entrada D frente a cualquier cambio. Ya que si se produce una seal indeseada en D, esta pasar inmediatamente a la salida S. Para tener un control sobre la salida, podemos adicionar una seal de control o habilitacin del LATCH: Adicionemos una lnea de habilitacin partiendo del LATCH SR con seal de control:
LATCH R SR con C Control
Q
Q
LATCH DATA CON SEAL DE CONTROL. Diagrama de ESTADOS para el LATCH DATA CON LNEA DE CONTROL:
CD 11 0X 10 0 10 1 0X 11
49
Ejercicio 4 1.Elabora una tabla de verdad y halla la funcin lgica para el LATH DATA. 2.Simplifica la funcin lgica obtenida y verifica los datos que sta entrega. 3.Elabora un diagrama de tiempos para le LATH DATA.
50
Leccin 9
1.1.1.7 LATCH TIPO JK: Al juntar las seales S y R del LATCH SR mediante una inversora, no solo eliminamos el estado prohibido, sino, que tambin eliminamos el interesante estado de permanencia. Cmo podemos eliminar el estado prohibido, sin eliminar el estado de permanencia? Para lograrlo, partiremos del LATCH Data: De acuerdo a la tabla de verdad del LATCH DATA, podemos interpretar ste como un seguidor de la entrada, tengamos esto en cuenta para nuestro diseo:
Q Q
Observa tambin que para el siguiente circuito retroalimentado, si la salida es inicialmente cero, sta continuar siendo cero a pesar de los cambios de estado que se produzcan en la seal de entrada:
0 010 0
Igualmente, si el estado de la salida es inicialmente un 1, ste se conservar slo mientras la entrada sea un 0. Una vez que la entrada asuma el valor de 1 la salida ser cero y el circuito quedar enclavado en salida cero.
1 0 1 1
Ahora, analicemos el mismo circuito pero con las seales de entrada invertidas:
1 010
0 1
51
Tendremos el efecto inverso: Si la salida es inicialmente un 1, sta seguir siendo uno, sin importar el estado de la seal de entrada. 0 0 Igualmente, si el estado de la salida es inicialmente un 0, ste se conservar slo mientras la entrada sea un 0. Una vez que la entrada asuma el valor de 1 la salida ser uno y el circuito quedar enclavado en salida uno. Conclusin:
1 0
0 0
Circuito para enclavar un cero
0 1
Circuito para enclavar un uno
Si procedemos a juntar los dos circuitos tendremos:
0 K J
0 0
Observa como en las condiciones de la grfica, solo la entrada J podr cambiar el estado de la salida tomando el valor de 1. Pero una vez en este estado, solo K podr cambiar el estado de la salida. Resumen Latch Tipo D ---La Clave:---Como en un LATCH TIPO DATA, la salida es transparente a la entrada, podemos adicionar el LATCH D sin afectar nuestro diseo, lo que nos permitir generar ~Q y CONSERVAR EL ESTADO almacenado, siempre y cuando le adicionemos luego una seal de control C, de lo contrario, no tendr sentido adicionar el LATCH TIPO DATA:
52
K J
0 D LATCH
Q Q
DATA Q
LATCH JK Ahora que logramos llegar tan deliciosamente (mediante un proceso analtico) a un diseo interesante, como lo es el de un LATCH JK, usaremos las herramientas que aprendimos en lgica matemtica y sistemas digitales bsicos, tales como tablas de verdad y simplificacin de funciones lgicas, para llegar al mismo diseo, si bien mecnicamente, no de una manera menos divertida: Partimos de la tabla de verdad de la funcin lgica deseada:
Funcin lgica deseada: Q* = JKQ + JKQ + JKQ + JKQ
Simplificacin usando mapas de K:
53
Funcin lgica deseada: Q* = JQ + KQ Circuito lgico correspondiente a la funcin lgica simplificada:
KQ K J K JQ
D0 LATCH
DATA
Q Q
Q
LATCH JK
Llegamos a obtener el mismo circuito, pero, recuerdas que justifica la presencia del LATCH DATA? ...Busca la respuesta en la siguiente pgina...
54
1.1.1.7.1 LATCH TIPO JK CON SEAL DE CONTROL: Resumen Recordemos, que el LATCH SR nos dio la posibilidad de desenclavar sin desenergizar pero usando dos seales de entrada diferentes (S y R), luego el LATCH D nos otorg la misma posibilidad con una sola seal de entrada a cambio de esto, desapareci el estado de permanencia y el estado prohibido. Posteriormente, adicionamos una seal de control al LATCH D para no perder el dato almacenado. Luego, el LATCH JK nos permiti adicionar la propiedad de permanencia perdida con el LATCH D, y elimin el estado prohibido convirtindolo en el estado complementario. Ahora, con el objeto de conservar el dato de la salida, adicionemos una seal de control:
KQ K K J C
LATCH JK Lnea de Control
D
JQ
LATCH DATA
Q
Q
Q
Q
55
Leccin 10
1.1.1.8 LATCH TIPO TOGGLE: Este latch tambin es conocido como latch tipo T. Toggle significa cambiar alternadamente el estado de la salida cuando se genere un cambio de flanco en la entrada T. Entrada de excitacin TOGGLE SET RESET Estado actual Estado siguiente Funcin deseada Q* 0 1 1 0 PERMANECE Q no cambia ESTADO COMPLEMENTA RIO Observemos que de la siguiente tabla de estados para el latch Jk podemos obtener la funcin deseada restringiendo el la tabla a la funcin de estado complementario y de permanencia nicamente: Como J y K tienen el mismo valor, stas
Nombre de la Funcin
T 0 1
J 0 0 1 1
K 0 0 1 1
Q 0 1 0 1
pueden unirse en una nueva funcin que llamaremos togglie T
J0 LATCH K
JK
LATCH T En conclusin, el latch tipo T siempre estar cambiando el estado de la salida por cambio en el estado de la seal de entrada.
56
1.1.1.8.1 LATCH TIPO T CON SEAL DE CONTROL: Para controlar el latch, introducimos la seal de control:
J
C
D
Q
K C
LATCH T Con seal de control
Lnea de Control
57
Captulo 3:
Aplicacin al diseo de Multivibradores
58
Leccin 11
Multi-vibradores 1.8 Circuitos de aplicacin 1.8.1 Multi-vibradores Monoestable o One-shot: Son circuitos de almacenamiento digital con un nico estado estable. Se pueden llevar temporalmente a un estado transitorio mediante un cambio de estado, es decir mediante una transicin de 0 a 1 o 1 a 0 en su entrada: 1 One-Shot IN 0
Flanco de subida
1
Tiempo controlado por la red RC externa. One-Shot
IN
Flanco de bajada
Con uno de los dos flancos se produce un cambio de estado en la salida.
59
El One-Shot conservar su salida en el nuevo estado durante el tiempo especificado por una red RC que se conecta en sus pines. Los One-Shot puedenser: 1.Redisparables: Si se produce una transicin en su entrada, ste vuelve a comenzar el ciclo de tiempo programado, descartando el tiempo ya contado. Ej: SN74122 y SN74123. 2.No Redisparables: Si ya se ha iniciado un ciclo de tiempo, cualquier cambio producido en las entradas es ignorado hasta que finalice el ciclo de tiempo programado. Ej: SN74121.
60
Leccin 12
1.8. 2 CIRCUITOS DE TIEMPO 1.8.2.1 MDULO TEMPORIZADOR DE PRECISIN 555: Es un dispositivo de memoria que se utiliza para muchas aplicaciones, pues puede configurarse para ser utilizado como monoestable o one-shot y como un multivibrador astable o reloj. 8 Vcc Cont 7 DISCH 4 RESET 6 THRES 2 TRIG R 1 La siguiente lista es un resumen de las funciones de los pines: Vcc: CONT: RESET: DISCH: Voltaje entre 4.5V y 8V DC. Control. Normalmente conectada a tierra por medio de un condensador de 0.01f con el fin de obtener mejor estabilidad en la frecuencia de salida del sistema. Pin de poner a cero activo en bajo. Descarga. (Discharge) R1 R AO1 AO2 Q 3 Out Q1
Pin4 = 0 Pin 3 = 0
61
Si la salida Q del latch se pone en uno, este pin 7 ser conectado internamente a tierra por medio del transistor de descarga Q1, ya que un nivel alto en la base del transistor lo llevar a la regin de saturacin o estado de ON.
Pin 3 = 0 Pin 7 =
GND
Por el contrario, si la salida Q del latch se pone en uno, este pin 7 estar aislado o en estado de alta impedancia, ya que un nivel bajo bajo en la base del transistor lo llevar a la regin de corte o estado de OFF.
Los pines Threshold y Trigger son las entradas que controlan las salidas de los comparadores
analgicos AO1 y AO2. La salida de cualquier comparador es 1 lgico si su entrada superior tiene un voltaje mayor que su entrada inferior. Los voltajes de referencia para las comparaciones son de 2/3 Vcc para AO1 y 1/3 Vcc para AO2. Estos voltajes se obtienen mediante el divisor de tensin formado por las tres resistencias iguales R. THRES: Lmite superior, Umbral (threshold) o entrada del comparador superior AO1. Si el voltaje en este pin 6 es mayor que dos tercios de Vcc (2/3 Vcc), ser aplicado un 1 lgico a la entrada R del latch borrndolo, lo que podr en cero la salida 3, ya que este pin esta conectado internamente a la salida negada del latch Q conectada al inversor. Ver nota 1.
Pin 3 =
1 Pin 7 =
Threshold >
2Vcc 3
Pin 3 = 0
62
TRIG:
Disparador o Trigger. Si esta entrada 2, es inferior a 1/3 de Vcc, se aplica un 1 lgico a la entrada S del latch (establecindolo), lo que pone un 1 lgico en el pin 3 del integrado. Ver nota1.
Trigger <
Vcc 3
Pin 3 = 1
Disparo: Definimos el disparo como una transicin de alto a bajo en el pin 2.
Trigger de 1 a 0
Pin 3 = 1
Nota: Se debe tener cuidado de no producir el estado prohibido del latch: S = R = 1. En conclusin podemos resumir las funciones de los pines como sigue: RESET DISCHARGE
Pin 4 = 0 Pin 3 = 0 Pin 3 = 0 Pin 7 = Pin 3 = 1 Pin 7 = Z
Desactivar A tierra o descarga. Alta impedancia o Carga. Comparador del nivel superior. Como comparador de nivel inferior. Como 1 disparo.
THRESHOLD
Threshold >
2Vcc 3
Pin 3 = 0 Pin 3 = 1
TRIGGER
Vcc Trigger < 3
Trigger de 1 a 0
Pin 3 =
Aprovechando estas propiedades del 555 podemos configurarlo como:
63
Leccin 13
Vcc
555 como astable:
RA
4 7 RESET DISCH THRES TRIG 1 GND Vcc
RL
3 Out 5 Cont 0.01f
Seal cuadrada
RB
6 2
Sensores de nivel C RA RB RL = Condensador de fijacin de tiempo. = Resistencia de Carga. = Resistencia de Carga y descarga. = Resistencia de Carga. Load. (Carga aqu tiene el sentido de peso o trabajo).
Funcionamiento: Bsicamente para que en el sistema se comporte como un astable, sin necesidad de entradas para funcionar, hacemos que el 555 se dispare a s mismo, activando y desactivando las entradas de disparo y de lmite mediante un circuito RC.
64
I) Carga y Descarga: 3Cuando el pin 7 este en estado de alta impedancia el condensador de fijacin de tiempo estar cargndose por medio de las resistencias RA y RB, Lo que se dar mientras la salida 3 est en 1 lgico. En conclusin, si denominamos Tc el tiempo de carga, podemos calcularlo como:
Tc = 0.693 (R A + R B ) C
4Cuando el pin 7 este conectado a tierra el condensador de fijacin de tiempo estar descargndose por medio de la resistencia RB, Lo que se dar mientras la salida 3 est en 0 lgico. Esto nos permite calcular el tiempo de descarga Td como: Como el tiempo de carga Tc coincide con un 1 lgico en la salida, podemos llamar a este tiempo el tiempo de ON o TON. Igualmente Td puede ser denominado tiempo de OFF o TOFF, ya
Td = 0.693 R B C
que durante este la salida permanece en 0 lgico. II) Ciclo repetitivo: 1.Inicialmente el condensador de fijacin de tiempo est descargado. 2.El comparador inferior leer que su entrada superior(Directa) es mayor que la inferior(Inversora) generando un 1 lgico en el pin SET del latch, esta accin pondr en 1 lgico la salida 3. 3.Un 1 lgico en la salida dar inicio al proceso de carga a travs de las resistencias RA y RB, hasta que el voltaje en los pines Disparador y Lmite sea lo suficientemente alto como para generar un cambio de estado en el latch SR interno. Tal que R=1 y S=0. 4.Cuando el pin 6 de lmite llegue a un voltaje mayor que 2/3 de Vcc el comparador superior generar un 1 lgico en el pin R del latche, esta accin pondr en 0 lgico la salida 3 conectando internamente a tierra el pin 6 para permitir la descarga del condensador C por medio de la resistencia RB, hasta que el voltaje sea lo suficientemente bajo como para poducir R=0 y S=1. 5.Una vez producido el estado R=0 y S=1 estaremos en el paso inicial de condensador descargado generndose un ciclo que se repetir indefinidamente. Notas: a)Obsrvese que con esta conexin estamos evitando el estado prohibido del latch R=1 y S=1. b)Por los pines 6 de Umbral y 2 de disparo no circula corriente hacia el circuito integrado, es decir, que no existen para el condensador. Esto se debe a que las entradas de comparadores son de muy alta impedancia. c)El pin de RESET permanecer desactivado para que el latch funcione. Observaciones: Aplicando la ley distributiva para la ecuacin de Tc obtenemos:
Tc = 0.693 R A C + 0.693 R B C
65
Como se ve, en esta ecuacin esta presente el tiempo de descarga Td, luego:
Tc = 0.693 R A C + Td
Luego el tiempo de carga siempre ser mayor que el tiempo de descarga en una cantidad igual a 0.693RAC grficamente podemos darle la siguiente representacin:
Vcc 2/3 Vcc 1/3 Vcc 0.693RAC
Td = Tc
Td
ON Por esta razn siempre que necesitemos calcular TA y RB dados los tiempos de carga y descarga, es R O FF necesario comenzar por la ecuacin que contiene el tiempo de descarga.
Teniendo en cuenta lo anterior, si fijamos el valor del condensador de tiempo, podemos obtener los valores de RA y RB usando las siguientes ecuaciones:
RB = RA =
Td 0.693 C Tc - Td con Tc > Td 0.693 C
Leccin 14
1.8.2.1 FRECUENCIA DE OSCILACIN: Recordemos algunos conceptos: Periodo: Es el tiempo que emplea la seal para repetirse y esta dado en segundos:
T T . Frecuencia:
Son dos formas de medir el perodo de la seal
66
Es el nmero de veces que se repite la seal por unidad de tiempo y est dada en 1/s es decir en Hertz Hz Conociendo el periodo podemos hallar la frecuencia y conociendo la frecuencia podemos hallar el periodo. La frecuencia f de oscilacin puede determinarse como el inverso del periodo T. As:
1 f = T
67
Clculo de la Frecuencia de oscilacin: La frecuencia de oscilacin depende del valor de las resistencias RA , RB y del capacitor C. Dividiendo la seal de salida en dos componentes de tiempo que llamaremos TON y TOFF, podemos calcular el periodo de la seal como la suma de dichos tiempos y con ellos calcular la frecuencia de oscilacin:
TON
T Periodo de la seal:
TOFF
T = TON + TOFF T = TC + TD T = ( 0.693 RA C + TD ) + TD T = 0.693 RA C + 2TD T = 0.693 RA C + T = 0.693C ( RA +

Frecuencia de oscilacin:
T = 0.693 C ( RA +
2 0.693 RB C 2 RB )
2 RB )
f = f = f =
TON
1 + TOFF
1 0.693C ( R A + 2 RB ) 1,44 C ( R A + 2 RB )
Observemos que en la ltima ecuacin hay tres incgnitas, por lo tanto para obtener una frecuencia en particular es necesario suponer el valor de dos componentes (parmetros) para calcular luego el faltante. Si los parmetros conocidos son C y RA podemos usar la siguiente frmula para calcular el parmetro desconocido RB:
68
1,44 RA 2 f C 1,44 R A f C RB = 2 f C RB =
Si los parmetros conocidos son C y RB podemos usar la siguiente frmula para calcular el parmetro desconocido RA:
1,44 2 RB fC 1,44 2 R B f C RA = f C RA =
69
Leccin 15
1.555 como monoestable, one-shot, timer o temporizador:
Vcc 8 Vcc 4 RESET 7 6 2 DISCH THRES TRIG GND 1 Out 5 Cont 0.01f 3
RS
RC
RL
Pulso de duracin T
Disparo
Censor de nivel
RC = Es la resistencia de carga. RS = Es la resistencia del Switch para reestablecer Vcc. Funcionamiento: Cuando se produzca el disparo la salida saltar a 1 lgico cambiando la salida, de modo que el estado regresa en forma automtica a su valor predefinido despus de cierto tiempo de carga del condensador T calculado por la red de carga RC como:
T = 1.1 R C C
Este ser el tiempo estimado para que el condensador llegue al nivel de Threshold. Una vez superado este nivel el comparador superior pondr la salida en 0 lgico, descargando casi instantneamente el condensador. En este caso la descarga del condensador no afecta la entrada de disparo, la cual estar esperando siempre la seal externa del pulsador. 70
El tiempo T es tambin llamado perodo de temporizacin. Este monoestable es No Redisparable: Si producimos un disparo mientras la salida est en ON, el condensador continuar su carga normal, en otras palabras no le har caso al nuevo disparo.
71
Unidad
Flip-flops y diseo de mquinas de estado.
72
Captulo 4:
Leccin 16
Flip-Flops. Los Flip-Flops no son mas que latch con seal de control. A diferencia de los Latch sin seal de control, stos se pueden habilitar o deshabilitar a discrecin. Esta lnea de control, recibir ahora el nombre de seal de Reloj o CLK (Clock). Recordemos que cuando la seal de reloj tienen una lnea superior, sta hace referencia al complemento que se estudi en Lgica Matemtica. Es decir, la lnea es habilitada en bajo: CLOCK En este caso, si se desea mantener deshabilitado el Flip-Flop, debes mantener en 1 la seal de Reloj. Si la lnea de CLOK no tiene ninguna raya superior, el Flip-flop se deshabilita con un cero (0).
73
A continuacin se representa grficamente una seal de reloj, el cambio del nivel alto al nivel bajo recibe el nombre de flanco de Bajada y el cambio de nivel bajo a nivel alto recibe el nombre de flanco de subida.
Flanco de Bajada Nivel alto
Los FlipFlop se activan en un flanco
Nivel Bajo
Flanco de Subida
determinado de la seal de reloj, ya sea el flanco de subida o el flanco de bajada. Para representar el tipo de flanco en que es activado el Flip-Flop, usamos la siguiente representacin: La seal introducida por el pin de flanco, tambin se denomina seal de control o seal de reloj. Para indicar esto, usamos la palabra CLK (por el nombre en ingls para reloj CLOCK) 2.1 Flip-Flop activo por Flanco Positivo y Flanco Negativo: 2.1.1 Flip-Flop activo por flanco Positivo:
D LATCH
JK
Seal de reloj Flip Flop Tipo Data Activo Por Flanco Positivo 2.1.2 Flip-Flop activo por flanco Negativo:
D LATCH
JK
Seal de reloj 74 Flip Flop Tipo Data Activo Por Flanco Negativo
Leccin 17
Circuitos generadores de Flanco. 2.1.3Circuitos generadores de Flanco: Observemos la siguiente situacin: En un Flip-Flop tipo Data activo por Flanco Positivo, mientras la seal de reloj est activa, indeseablemente, es decir en 1 lgico, cualquier pequeo cambio que se halla producido en los niveles de la seal de entrada Data (D) podr generar cambios en la salida, stas seales as generadas reciben el nombre de transcientes indeseables o ruido. Con el nimo de evitar este ruido, proponemos a continuacin un circuito detector de flancos, tal que un flanco de subida generado en la seal de reloj, genera nicamente un pequeo pulso en la nueva seal de reloj de salida, siempre y cuando se trate del circuito diseado para detectar flancos de subida, igualmente debe ocurrir con el circuito diseado par detectar los flancos de bajada; se debe generar un pequeo pulso, nicamente cuando en la seal de reloj se produzca un flanco de bajada.
75
Seal de reloj original:
Nivel alto
Flanco de Bajada
Flanco de Subida Seal de reloj a la salida del circuito detector de flancos de bajada:
Nivel Bajo
Nivel alto
Nivel Bajo
Seal de reloj a la salida del circuito detector de flancos de subida:
Nivel alto
Nivel Bajo
76
Leccin 18
Diseo de Sistemas sncronos en VHDL: Recordemos que lo que diferencia a un sistema sncrono de un sistema asncrono es la presencia de una seal de reloj que normalmente se est representada por las letras CLK. En un flip-flop sncrono los datos de las seales de entrada se transfieren a las salidas del flip-flop slo con el flanco de disparo del impulso del reloj. Por esto decimos que decimos que los datos se transfieren sincronizados con la seal de reloj. Para definir un sistema sncrono en VHDL, simplemente debemos generar un proceso que involucre un ciclo de espera relacionado con la variable de entrada de la seal del reloj clk como condicin para ejecutar el proceso. Diagrama de flujo para detectar un cambio de flanco en la seal de reloj:
CLK = 0
CLK = 1? NO
NO Se ha generado un flanco de subida.
CLK = 0? Se ha generado un flanco de bajada.
En VHDL es ms fcil, dado que existe una funcin que evala tanto un cambio en el estado de la seal de reloj como la espera del tipo de flanco par tomar una accin:
77
La instruccin VHDL es la siguiente:
if clk'event and clk='1' then Aqu van las instrucciones a ejecutar luego de la seal de reloj. end if;
En este algoritmo, la funcin de la palabra clk'event es la de detectar los cambios en la seal de reloj clk y la funcin de de la clk='1' es la de detectar el flanco de subida del reloj. Las instrucciones en VHDL para detectar el flanco de bajada de reloj es la siguiente:
if clk'event and clk='0' then Aqu van las instrucciones a ejecutar luego de la seal de reloj. end if;
78
Leccin 19
Flip Flop Tipo Data con circuito detector de Flanco:
D LATCH
Cto detector de Flanco
JK
Nueva seal de reloj Flip Flop Tipo Data con circuito detector de Flanco Diseo de los circuitos generadores de flanco: Circuito generador de flanco de subida:
CLK
Circuito generador de flanco de bajada:
Nueva seal de reloj
CLK
Nueva seal de reloj
Ejercicio 5 1.Se propone al estudiante demostrar la operabilidad del diseo, se recomienda usar diagramas de tiempos y funciones lgicas para construir la tabla de excitacin.
79
VHDL Flip-flop Data sncrono. Recordemos que en un flip-flop sncrono los datos de las seales de entrada se transfieren a las salidas del flip-flop slo con el flanco de disparo del impulso del reloj. En otras palabras, decimos que los datos se transfieren sincronizados con la seal de reloj. Recordemos la tabla de estados del flip-flop tipo Data asncrono: D Qn Qn+1 0 0 0 0 1 0 1 0 1 1 1 1 Recordemos la tabla de estados del flip-flop tipo Data sncrono: Clock 010 010 010 010
D Qn Qn+1 0 0 0 0 1 0 1 0 1 1 1 1
Definicin de la entidad: En la entidad definimos el nombre de la unidad funcional que estamos creando (entidad), definimos las seales de entrada, que en este caso sern la seal de reloj clk y la seal data representada en la letra d, y finalmente definimos la seal de salida q, recordemos que para definir estas variables como entradas y salidas usamos las palabras clave in y out respectivamente.
entity biestD is port( clk,d: in std_logic; q: out std_logic); end entity;
Observemos que tambin se defini el tipo de variable como std logic.
80
Definicin de la arquitectura: En la arquitectura definimos la funcin lgica que determinar el comportamiento del sistema como un flip-flop tipo data; dado que en un flip-flop data la seal de salida Q sigue a la entrada D, ste queda bien representado por la instruccin:
q<=d
Equivalente a d llvele q, a la salida llvele la entrada. Como se trata del diseo de un sistema sncrono en VHDL debe determinarse si el flip-flop ser activado por flanco de subida o por flanco de bajada. Para ste flip-flop usaremos el flanco de bajada, luego la instruccin de deteccin de flanco deber ser clk='0' Definidas stas caractersticas el flip-flop data sncrono, activo por flanco de bajada queda completamente definido as:
architecture archbiestD of biestD is begin p: process(clk,d) begin if clk'event and clk='1' then q<=d; end if; end process; end;
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Leccin 20
Circuitos de PRESET y RESET asncronos: RESET S Q
R PRESET
~Q
Actividad: Consultar el circuito integrado 74LS74, 74LS175
Ejercicio: Disee el circuito requerido para almacenar el nmero de personas que ingresan al ascensor utilizando un flip-flop tipo data con las nuevas seales de PRESET y RESET.
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VHDL F-F tipo D con puesta a cero y a uno asncronas: La mayora de los circuitos integrados flip-flop aparte de las entradas sncronas, tambin pueden tener entradas asncronas. Estas entradas no dependen de la seal de reloj para cambiar el estado de las seales de salida del flip-flop. Estas seales reciben el nombre de inicializacin o preset (PRE)y seal de borrado clear (CLR). La seal de preset permite poner en estado de SET el flip-flop y la seal de CLR pone en estado de RESET el flip-flop. Normalmente estas seales son activas en bajo, luego estas seales deben mantenerse en alto para que el dispositivo pueda funcionar.
Definicin de la entidad: Para el proceso de declaracin de variables es necesario definir aparte de las seales clk, d y q, declarar las seales de entrada set y reset:
entity biestD is port( clk,d: in std_logic; set,reset: in std_logic; q: out std_logic); end entity;
Definicin de la arquitectura: Para lograr que las seales de SET y de RESET no estn afectadas por la seal de reloj es necesario que en el ciclo
architecture archbiestD of biestD is begin p: process(clk,d,set,reset) begin if reset='1' then q<='0'; elsif set='1' then q<='1'; elsif clk'event and clk='1' then q<=d; end if; end process; end;
Donde se verifican los estados de RESET Y S ET Flip-flpo Data sncrono activo por flanco de subida.
83
Captulo 5:
Aplicaciones de los Flip-flop
84
Leccin 21
Aplicaciones de los Flip-Flop: Dispositivos de almacenamiento La unidad ms elemental de memoria es el FLIP.FLOP, la cual nos permite almacenar 1 bit. En esta leccin veremos como un arreglo de bits nos permite disear un registro o vector de almacenamiento. Los arreglos de registros constituyen lo que llamamos una MEMORIA. Almacenamiento paralelo de datos
D0
0 D
Q
Q
Q0
Q
Q1
D1
0 D
Q
Q
Q
Q2
D2
0 D
Q
Q
Q
Q3
D3
0 D
Q
Q
CLK
85
Divisor de frecuencia: Vcc
J Frecuencia de entrada f
Q1 f/2
Q2
f/4
Al conectar dos flip-flops se obtiene un divisor de frecuencia por 2 Al conectar dos flip-flops se obtiene un divisor de frecuencia por 4 Cuantos flip-flops se deben conectar para obtener una frecuencia de 3 Khz a partir de una frecuencia de 24KHz? Una forma de deducir la funcin que permita resolver el problema es partir del diagramas de tiempos.
86
Leccin 22
Contadores: En la puerta de un ascensor hay un contador de personas que va de 0 a 15. Se requiere almacenar el nmero de personas que ingresaron al ascensor a las 8:00AM como parte de un conjunto de estadsticos que requiere la administracin. Para proceder al diseo del contador, debemos partir de determinar el nmero de bits requeridos para representar un nmero decimal de 0 a 15 y stos son cuatro bits, es decir un nible. Con un sistema binario se requieren cuatro bits, ya que combinaciones diferentes para 16 nmeros decimales..
24 = 16,
luego son 16
El nmero 16 es conocido como el mdulo del contador, es decir el nmero mximo de la cuenta. El siguiente diagrama de tiempos nos muestra la secuencia que deben seguir las salidas Q1, Q2, Q3 y Q4 para poder seguir la secuencia. CLK
Q0 Q1 Q2 Q3
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 0
0 0 0 1
Nmeros decimales equivalentes

Estos son los nmeros equivalentes en decimal con la respectiva tabla de verdad veamos la tabla para comprenderlo mejor; observa cmo en la tabla se resalta el mismo dgito que el diagrama de tiempos.
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Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Q0 Decimal equivalente 0 0 0 1 0 2 1 3 0 4 1 5 0 6 1 7 0 8 0 9 0 10 1 11 0 12 1 13 0 14 1 15
Una manera de disear este contador es usando varios flip-flop JK enclavados en el estado de conmutacin:
Vcc
Vcc
Vcc
Vcc
J0 K
Q0
O
J0 K
Q1
O
J0 K
Q2
O
J0 K
Q3
O
88
La administracin ahora requiere que el nmero de personas que ingresa al ascensor a las 8:00AM se sume al nmero 1. Para dar solucin a este nuevo requerimiento, es necesario garantizar que el contador inicie en 1 a las 7:30AM, y contine el conteo. En este caso se requiere controlar el estado de las salidas Q0, Q1, Q2 y Q3 sin importar que haya iniciado o no la secuencia de reloj. Este nuevo estado lo denominamos PRESET o SET asncrono, ya que debe permitir cargar un dato inicial de conteo independientemente del estado de la seal de reloj. Igulamente, cuando el estado a almacenar en las salidas Q0 a Q3 es un cero, la seal recibe el nombre de CLEAR (CLR) o RESET asncrono.
Contadores Asncronos Para dar continuidad al diseo del circuito contador de personas en el ascensor, procedemos ahora a disear el circuito contador de eventos, en este caso los eventos son los pulsos generados cada que una persona cruza el ascensor para ingresar en ste. Con el conteo es de mximo 15 personas, el contador debe ser mdulo 16; un contador que genere la secuencia de cero a 15, para lo cual se requieren nicamente cuatro bits.
Ejercicio 1.. Siga la secuencia del diagrama de tiempos e identifique a Q0,Q1, Q2 y Q3 en el esquema del contador. 2.2. Consulte los siguientes circuitos integrados: 74160, 74163, 74176, 74177, 74191 y 74293.
89
Leccin 23
VHDL Contadores: Contador ascendente-descendente con carga paralela sncrona y reset asncrono: Clk Datos de precarga Vector d Salida Vector q
Contador
Up Load Reset Up = 1 indica conteo ascendente Load = 1 carga los datos de entrada en la salida luego de un flanco de subida en la seal de reloj Reset = pone todas las seales de salida en bajo Clk = Seal de reloj Definicin de paquetes: Antes de iniciar el programa es necesario hacer algunas aclaraciones sobre los paquetes a usar . En palabras de Medrano C.(2005): std_logic_arith Define el tipo unsigned y la operacin suma "+" de unsigned con enteros std_logic_unsigned Este paquete puede tratar en ciertas situaciones un std_logic_vector como un unsigned (y sumarlo a un entero por ejemplo). buffer Permite usar variables de salida a la derecha de ecuaciones. Sobre vectores: Es importante recordar que en la definicin de un vector como 3 downto 0, el bit 0 es el menos significativo. Un vector definido como x"00" es un vector hexadecimal que equivale a 8 ceros binarios.
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;
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UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA CONTENIDO DIDCTICO DEL CURSO: 90178 SISTEMAS DIGITALES SECUENCIALES use ieee.std_logic_unsigned.all; entity contador is port( clk,load,up,reset: in std_logic; d: in std_logic_vector(7 downto 0); q: buffer std_logic_vector(7 downto 0)); end entity; Diagrama de flujo del algoritmo desarrollado en la arquitectura:
CLK = 0
Reset = 1?
SI
Q=0
NO NO
Load= 1?
SI
Q=D
up = 1?
SI
Q= Q + 1
Q= Q - 1
91
Leccin 24
Algoritmo en VHDL equivalente:
architecture archcontador of contador is begin p: process(clk,d,q,load,up,reset) begin if reset='1' then q<=x"00"; elsif clk'event and clk='1' then if load='1' then q<=d; elsif up='1' then q <=q+1; else q<=q-1; end if; end if; end process; end architecture;
Reset asncrono Precarga sncrona
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Captulo 6:
Sistemas Secuenciales
Leccin 26
Modelo de un circuito Secuencial: Un circuito secuencial es en realidad una Mquina de estados mquina generadora de estados etapas secuencias. Por ejemplo: en un circuito que genera los estados o secuencias 1 2 3 1 2 3 1 2 3, llamamos a cada momento de la secuencia un estado. Etapas de un circuito secuencial: Un circuito secuencial est conformado por dos etapas: una etapa lgica y una etapa de memoria. Etapa lgica: Es la etapa conformada por circuitos combinacionales. A esta etapa ingresan tanto las entradas (I0, I1, Im) como las variables de estado (Q0,Q1,Qx), para generar las entradas (Y0,Y1, ,Yp) de excitacin a la etapa de memoria. Etapa de memoria: Es la etapa que est conformada por las unidades de memoria flip-flops. Esta etapa permite al sistema avanzar de un estado denominado estado actual a un estado futuro (Q0,Q1,Qn) tambin denominado estado siguiente est determinado por las lneas de excitacin (Y0,Y1, ,Yp) y el estado actual de las variables de estado (Q0,Q1,Qx) Circuito secuencial sincronizado: Es el circuito secuencial que tienen una entrada de reloj en la etapa de memoria. Un impulso de reloj permite el avance entre el estado actual y el estado siguiente o futuro. 1. Diagrama de estados: Este diagrama permite mostrar la progresin de los diferentes estados por los que va avanzando el sistema. El diagrama de estados o circuito secuencial ms bsico es el de un contador, el cual no posee ms seales de entrada que la seal de reloj. 93
A continuacin se presenta un diagrama de estados de un contador de 0 a 7: 0 6 1
5 4
Como se trata de disear un sistema digital, debemos construir el diagrama de estados en binario: 000 110 001
111
011
101 100
010
94
Tabla de estados: La tabla de estados consiste en la representacin del diagrama de estados mediante una tabla en la cual cada fila corresponde a un estado: Veamos la tabla de estados equivalente al diagrama propuesto:
Secuencia deseada Q2 Q1 Q0 0 0 0 0 1 0 0 1 3 0 1 1 2 0 1 0 4 1 0 0 5 1 0 1 7 1 1 1 6 1 1 0
2. Tabla del estado futuro La tabla del estado futuro muestra cada estado actual del contador con su correspondiente estado futuro, es decir, con el estado al cual pasa el contador desde su correspondiente estado actual:
Estado actual Secuencia deseada Q2 Q1 Q0 0 0 0 0 1 0 0 1 3 0 1 1 2 0 1 0 4 1 0 0 5 1 0 1 7 1 1 1 6 1 1 0
Estado futuro Q2 Q1 Q0 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0
1 3 2 4 5 7 6 0
95
Leccin 27
3. Tabla de los filp-flops a usar: Es una tabla en la cual se muestran todas las posibles transiciones de salida, indicando el cambio de la salida Q del flip-flop al pasar ste de cada estado actual al estado futuro. Qn es el estado actual del flip-flop Qn+1 es el estado futuro del flip-flop X indica los estados indiferentes del flip-flop. Para el flip-flop JK las entradas son precisamente J y K
Estado actual Qn 0 0 1 1
Salida de cada estado Qn+1 0 1 0 1
Estado Siguiente J 0 1 X X K X X 1 0
Recordemos que esta tabla nos est indicando tres cosas: 1. Que si el estado actual es 0, el estado futuro se tornar 1 cuando J sea 1 2. Que si el estado actual es 1, el estado futuro se tornar 0 cuando K sea 1 3. En cualquier otra condicin el estado actual se conserva en el futuro. Cuantos flip-fliop se requiere usar? Como se deben generar tres salidas Q0, Q1 y Q2. Se requiere de tres flip-flop para generar cada un de ellas. Lo que debemos lograr ahora es generar las seales de entrada J y K para cada uno de los flip-flop, tal que se generen las transiciones de estado que se plantean en la tabla de estados. Es decir, necesitamos generar los estados futuros Q0, Q1 y Q2 de los estados actuales dados, cmo debern ser entonces J0K0, J1K1 y J2K2 para que stos cambios de estado se generen?
96
Como las salidas de los flip-flop Q0, Q1 y Q2 no son sistemas aislados, es decir, deben interactuar todos juntos, los estados de las variables J y K de cada flip-flop debern armonizar con los estados de Q0,Q1 y Q2. Analicemos el caso de Q0: Tomemos los valores de Q0 de la tabla de estado y veamos que valores deben tomar J0 y K0 para generar las transiciones de Q0 de acuerdo con la tabla del flip-flop JK:
Qn Secuencia deseada Q0 0 0 1 1 3 1 2 0 4 0 5 1 7 1 6 0
Qn+1 Q0 1 1 0 0 1 1 0 0
J0 K0 1 X X 0 1 X X 0 X 0 1 X X 0 1 X
La correspondencia con el flip-flop debe buscarse horizontalmente
Para obtener las funciones de J0 y K0 debemos realizar el mapa de Karnaugh de J0 y K0 el cual, como ya lo habamos analizado debe depender de Q0, Q1 y Q2.
Secuencia Q2 Q1 Q0 J0 deseada 0 0 0 0 1 1 0 0 1 X 3 0 1 1 X 2 0 1 0 0 4 1 0 0 1 5 1 0 1 X 7 1 1 1 X 6 1 1 0 0
Q2 Q1 Q0 K0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 0 X 0 1 X X 0 1 X
97
Leccin 28
Mapas de Karnaugh: Mapa de Karnaugh para J0: Q1Q0 00 1 1 Q1Q0 01 x x Q1Q0 11 x x Q1Q0 10 0 0
Q2 = 0 Q2 = 1 Funcin lgica de J0: J0 = Q1 + Q0 Mapa de Karnaugh para K0:
Q2 = 0 Q2 = 1
Q1Q0 00 x X
Q1Q0 01 0 0
Q1Q0 11 1 1
Q1Q0 10 x x
Funcin lgica de K0: K0 = Q1 + Q0 Ahora que hemos aprendido a obtener las funciones podemos disear una nica tabla de estados que las contenga a todas: Estado actual Estado futuro para Q2 para Q1 Para Q0
0 1 3 2 4 5 7 6
Q2 0 0 0 0 1 1 1 1
Q1 0 0 1 1 0 0 1 1
Q0 0 1 1 0 0 1 1 0
Q2 0 0 0 1 1 1 1 0
Q1 0 1 1 0 0 1 1 0
Q0 1 1 0 0 1 1 0 0
1 3 2 4 5 7 6 0
J0 1 X X 0 1 X X 0
K0 X 0 1 X X 0 1 X
J1 0 1 x x 0 1 x x
K1 X X 0 1 X X 0 1
J2 0 0 0 1 X X X X
K2 X X X X 0 0 0 1
98
Mapa de Karnaugh para J1: Q1Q0 00 0 0 Q1Q0 01 1 1 Q1Q0 11 x x Q1Q0 10 x x
Q2 = 0 Q2 = 1
Funcin lgica de J1: J1 = Q1 + Q0 Mapa de Karnaugh para K1: Q1Q0 00 x X Q1Q0 01 x x Q1Q0 11 0 0 Q1Q0 10 1 1
Q2 = 0 Q2 = 1 Funcin lgica de K1: K1 = Q1 + Q0 Mapa de Karnaugh para J2:
Q2 = 0 Q2 = 1
Q1Q0 00 0 X
Q1Q0 01 0 x
Q1Q0 11 0 x
Q1Q0 10 1 x
Funcin lgica de J2: J2 = Q2 + Q1Q0 Mapa de Karnaugh para K2: Q1Q0 00 x 0 Q1Q0 01 X 0 Q1Q0 11 X 0 Q1Q0 10 x 1
Q2 = 0 Q2 = 1
Funcin lgica de K2: K2 = Q2 + Q1Q0 99
Las funciones Jk de los flip-flop quedan: J0 = K0 = J1 = K1 = J2 = K2 = Q1 + Q0 Q1 + Q0 Q1 + Q0 Q1 + Q0 Q2 + Q1Q0 Q2 + Q1Q0
A manera de ejercicio, se deja al estudiante la tarea de construir y verificar el circuito. Podemos resumir el diseo de circuitos secuenciales en las siguientes etapas: Establecer secuencia Identificar nmeros de estados Asignacin de estados Tabla de transicin Ecuaciones excitacin Ecuaciones de la salida Circuito Bsicamente existen dos tcnicas para el diseo de circuitos secuenciales conocidas como circuitos Moore y circuitos Mealy. Cada etapa de un circuito secuencial recibe el nombre de estado. As, un contador de 0 a 5 tendr seis estados: los estados 0 - 1 - 2 - 3 - 4 -5, en cada uno de stos estados se almacena un recuerdo de la historia o estados anteriores del circuito, lo que permite determinar el estado futuro, en otras palabras, para que un circuito contador pase del estado 3 al 4, debe saber que su estado anterior es 3 para poder pasar al estado 4.
100
Circuitos Moore y Mealey
Leccin 29
Circuitos Moore y Mealey Circuitos Moore: En stos circuitos, las salidas nicamente son funcin del estado. Circuitos Mealy: En stos circuitos, las salidas son funcin del estado y de las entradas. Veamos mediante un diagrama la diferencia entre los circuitos Moore y los Mealy: MOORE Transicin de acuerdo con el valor de la variable de entrada (X) MEALY Variable de entrada Salida Estado
Estado (Q) Salida (Z) Z = F (Q0 ...Q1 )
Z = f (... X 1... XI , Q1...., Qi ) La salida Z depende del estado y del valor de la variable de entrada.
La salida slo depende del estado Q, es por esto que la salida Z se introduce dentro del estado
101
Desarrollemos el concepto partiendo de un ejemplo: En este ejercicio se disear un sistema en el cual la salida Z del circuito sea 1 cuando ingresen tres unos seguidos, es decir, un circuito secuencial que identifica la secuencia 1-1-1. Diagrama de bloques del sistema:
CLK
X Z (Moore) Z (Mealy) 0011 10 0 111 101 0 1 1 1 0 0000 01 0 000 110 0 0 0 0 1 0000 10 0 001 100 0 0 0 1 0
Diagrama de tiempos
Seal de reloj CLK Seal de X Seal de MOORE Z Seal de MELY Z Circuito entrada
salida
salida secuencial Mealy.
102
1/1 A 0/0 B 1/1 1/0 C 1/0 1/0 F 0/0 0/0
0/0 D C
0/0
DE OTRA FORMA Mealy:

1/1 A 0/0 B 1/1 0/0 C 0/0 1/0 F 1/0 0/0
MOORE:
103
1 A/1 A/ 0 B/0 0 1 C/0 1 D/0 0
Del ejemplo propuesto podemos concluir que existen diferentes formas de establecer la secuencia de estados para un mismo comportamiento circuital, a continuacin analicemos otro par de ejemplos en los que partimos de un estado inicial en ceros:
Leccin 30
A continuacin veamos dos ejemplos de sistema Moore con entradas en ceros: Partimos de definir el estado A como el estado que tomar el sistema en un ciclo de reloj si en el estado anterior la entrada X=0. Una vez que nos encontramos en el estado A y X toma el valor de 0 nuevamente, es necesario que el sistema cambie de estado?, la respuesta es no, mientras la entrada contine siendo 0, el sistema debe permanecer en el mismo estado A, esperando a que ingrese un 1.
104
X=0 A/0 X=1

X=0
B/0 X=1
X=0
C/0 X=1
X=0
D/1
Si estando en el estado A ocurre que X = 1, este evento debe memorizarse, lo cual se logra evolucionando a otro estado (el estado B), en este estado, la salida continuar siendo cero, ya que slo se ha detectado un 1. Si estando en el estado B ocurre que X=0, el sistema debe regresar al estado A para eliminar el 1 que se haba memorizado. Pero si estando en el estado B, ocurre un 1, ste tambin debe memorizarse haciendo que el sistema pase al estado C y la salida del sistema debe ser un 0, ya que slo han ocurrido dos unos. Si estando en el estado C ocurre que X=0, el sistema debe regresar al estado A para eliminar los dos 1s que se haban memorizado. Pero si estando en el estado C, ocurre un 1, ste tambin debe memorizarse haciendo que el sistema pase al estado D y la salida del sistema debe ser un 1, indicando que han ocurrido tres unos seguidos. Si estando en el estado D ocurre que X=0, el sistema debe regresar al estado A para eliminar la historia de tres 1s que se haba memorizado. Pero si estando en el estado D, ocurre un 1, ste tambin debe memorizarse haciendo que el sistema permanezca en el estado D y la salida del sistema debe ser un 1, indicando que han ocurrido nuevamente tres unos consecutivos. Modelado del sistema mediante un sistema Mealy: En el circuito Mealy el valor de la salida Z no se conoce por el hecho de conocer el estado, es necesario que la variable de entrada X sea especificado para poder conocer el valor de la salida Z. Es por esta razn que en los circuitos Mealy en valor de la salida no viene especificado en la entrada. 105
Variable de entrada Salida Estado
As, en el siguiente diagrama observamos como el valor de la salida Z en un estado especfico puede tener dos valores de salida diferente: /0 /1 dependiendo del valor de la entrada X, luego la pareja entrada / salida (X/Z) toma valores como 0/1 y 1/0. 0/0 A 1/0 = X/Z
X=0
B 1/0 X=0 C 1/1
Si estando en el estado A, X toma el valor de 1, la salida ser cero y el sistema pasar al estado B. Si estando en el estado B, X toma el valor de 1, la salida ser cero y el sistema pasar al estado C. Si estando en el estado C, X toma el valor de 1, la salida ser uno y el sistema continuar en el estado C. En cualquiera de los estados, cuando X tome el valor de 0, la salida ser cero y el estado siguiente ser el estado A. Encontramos entonces que dependiendo de la secuencia asumida aparece un circuito diferente, en la prctica al activar un sistema asumimos el estado CLEAR como el primer dato, en este caso nos conviene partir de un diseo con entradas en cero. En otras palabras, partimos del estado que nos convenga. Segunda etapa del diseo: Identificacin del nmero de estados: En el circuito Moore de estado inicial en unos, contamos slo cuatro estados, A, B, C y D mientras que en el circuito Mealy fueron necesarios tres estados, esta reduccin de estados puede redundar en una reduccin o simplificacin del circuito pero dada la naturaleza del sistema Mealy, identificar o seguir un seal es a la vez ms complejo, lo que dificulta la deteccin futura de errores. Tabla de estados equivalente al diagrama de estados Moore: 106
Estado actual EA A B C D
Salida de cada estado Z 1 0 0 0
Estado Siguiente X=0 B B B B X=1 A C D A

Si estando en el estado A la entrada X es 1, el estado siguiente contina siendo A
Tabla de estados equivalente al diagrama de estados
Estos cuatro estados indican que para el diseo del circuito sern necesarios dos slip-flop con salidas Q1 y Q2.
107
Tercera etapa del diseo: Asignacin de estados: Es el proceso de asignar las combinaciones de los diferentes valores de las salidas de los dos fip-flop Q1 y Q2 a los estados A, B, C, D. Q1Q0
A=00 B=01 C=10 D=11

Tabla de transicin: Reemplazando la asignacin de estados, la tabla de transicin se transforma en: Estado actual Salida Actual Estado siguiente X=0 X=1
Q1
A B C D 0 0 1 1
Q0
0 1 0 1
Z
1 0 0 0 0 0 0 0 1 (B) 1 (B) 1 (B) 1 (B) 0 1 1 0 0 (A) 0 (C) 1 (D) 0 (A)
Tabla de transicin Ahora se debe determinar el tipo de flip-flop a usar para terminar el circuito.
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Memorias La memoria fabricada con materiales semiconductores o semiconductora se clasifica en memorias RAM, ROM, PROM, EPROM y EEPROM. Disposicin de los registros y celdas en una memoria: Para acceder a las diferentes celdas y registros es necesario definir una nomenclatura al igual que lo acemos para encontrar direcciones en una ciudad, sta convencin nos permitir almacenar, recupera y borrar el contenido de las celdas. Normalmente, los registros o vectores se representan en celdas horizontales y los bits de cada registro son indicados por las columnas: 1 0 1 0 Registros 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 0 Tabla 1: Memoria En la tabla 1 vemos representada una memoria de ocho registros cada uno de cuatro bits. Cuantos bits podemos almacenar en esta memoria? Operacin de escritura en memoria: Bus de direcciones: Para localizar una posicin de memoria, es necesario contar con las seales para ubicar la celda especfica, stas lneas recibirn el nombre de lneas de direccionamiento, que en su conjunto son denominadas bus de direcciones. Bus de datos: La informacin a extraer de la memoria debe estar presente en el momento de lectura en pines diferentes a los que indican la direccin. Este conjunto de seales reciben el nombre de bus de datos. Seales de control: Para indicarle a la memoria que los datos presentes en el bus de datos deben ser almacenados en la posicin indicada por el bus de direcciones, la memoria debe contar con unos pines especiales: 1.Un pin para habilitar la memoria en su conjunto 2.Un pin para indicar que la tarea a realizar es de escritura 3.Un pin para indicar que la tarea es de lectura 109
Cuantas lneas de direccionamiento de memoria se requieren para direccionar completamente una memoria de ocho registros de cuatro bits? En el momento de almacenar la informacin en la memoria, nicamente es necesario direccionar cada registro, las seales del bus de datos debern seguir un orden especfico para el almacenamiento de los bits en la celda correcta, luego, no es necesario direccional las celdas como tal, nicamente el registro:
0 0 0 0 Registros 1 0 1 0 0 0 0 0 0 0 0 0 Datos de entrada Input/Outp1 Input/Outp2 Input/Outp3 Input/Outp4 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 0
Este es el bit cero, o bit de menor peso
A2 A1 A0 Bus de direcciones Direccin a ingresar: 2 = 0 0 1 0
R/W
E/D
Seales de control
Para qu se utiliza la memoria RAM en un computador? La memoria RAM normalmente se divide en dos secciones denomidadas RAM de propsito general y RAM de propsito especfico. En la RAM de propsito general, el programador puede almacenar datos que son denominados Variables del sistema, mientras que en la RAM de propsito especfico, cada celda tiene un funcin dada por el diseador del procesador o microprocesador; en ste caso el programador no puede utilizar stos espacios de la RAM para definir y almacenar variables.
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ANEXO A INSTALACIN DE XILINX 7.1i Ver documentos anexos.Proceso de instalacin del software Xilinx 7.1i La instalacin completa de Xilinx requiere de aproximadamente 500 Megas de espacio disponible en el disco duro, y toma aproximadamente una hora para completarse. BIBLIOGRAFA 1. Ejecuta el archivo stup.exe
Echavarra Cifuentes, Rubn Daro. Circuitos Digitales I. Universidad de Antioquia. Colombia 2000. GOMEZ, Carlos, GOMEZ, German, BOTERO, William. Matemtica Digital. Mc Graw Hill. Bogot 1998.
111
Ejercicios propuestos Queridos jvenes, Sean ustedes bienvenidos a este curso! Inicia el periodo acadmico e inicia tambin la primera actividad que tenemos programada para nuestro curso de Sistemas Digitales Secuenciales. La Actividad 01 es, un conjunto de actividades que solicitamos 1. Luego de observar las unidades del mdulo y de haber ledo la introduccin del mismo Cul piensa usted que es la diferencia entre el curso de sistemas digitales bsicos y el de sistemas digitales secuenciales? 2. Crees que para desplegar en una pantalla la secuencia 1 2 3 4, se requiera de alguna forma elemental de memoria? Explica y debate con tus compaeros. 3. Si requiere disear un sistema de seguridad en el cual para que se abra una puerta se debe digitar una clave con la condicin de que si se ingresar la clave equivocadamente tres veces suene una alarma. Podr usted hacer este diseo con los conocimientos de electrnica digital bsica? 4.Cuando Juan intenta cruzar la calle, mira y ubica los vehculos en la distancia, lo que le permite calcular la velocidad y trayectoria de stos, para luego calcular la trayectoria y velocidad propias. Al observar que el vehculo acelera, Juan actualiza su velocidad y trayectorias, sin dejar de observar el vehculo. Este proceso, define un sistema retroalimentado, el cual est capturando informacin constantemente, discute con tus compaeros cuales son las variables que se retroalimentan y cul es el procesamiento que sufren. Luego realiza un diagrama de flujo que representen la situacin planteada. 5. Recordando conocimientos del curso Sistemas Digitales Bsicos. Disee y ensamble un circuito digital para la funcin F(MAX)= F(0,2,3,5,7,11,14) previamente simplificada usando mapas de Karnaugh. 6. Investigue qu es un sistema y qu lo caracteriza
112

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UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA CONTENIDO DIDCTICO DEL CURSO: 90178

8 SISTEMAS DIGITALES SECUENCIALES

SISTEMAS DIGITALES SECUENCIALES

GEORFFREY ACEVEDO GONZLEZ

Actualizacin del 26 de febrero de 2008

Copyright Universidad Nacional Abierta y a Distancia

2008 Medelln, Colombia

Introduccin a las unidades digitales bsicas de almacenamiento

_____ Verdadero = Falso

_________ Falso = Verdadero

F(p) = Verdadero. F(p) = Falso.

Posibles Variable. Posibles funciones de la variable p F1(p) F2(p) F3(p) F4(p) F F V F V V F F V V

F1(p) = F __ F2(p) = p F3(p) = p F4(p) = V

En trminos de la variable p y de s, estas funciones podemos definirlas como sigue:

F1(p,s) = F2(p,s) = F3(p,s) = F4(p,s) =

F p NOR s (p EXOR s). s No p

Nemotcnicamente podemos definirlas as:

AND: OR: EXOR:

Verdadero-verdadero Falso-falso Iguales

2-Funcin AND. Es equivalente a decir: A and B = A . B = AB

3-Funcin OR. Es equivalente a decir: A or B = A + B

3-Funcin XOR. Es equivalente a decir: A xor B = A

La notacin de los valores de verdad tendr entonces la siguiente representacin:

1 para el VERDADERO 0 para el FALSO

El circuito lgico de la variable Z es como sigue:

Representacin en diagramas de bloques:

Teoremas para dos variables: 1) 2)

Formas estndar de las funciones lgicas:

DECODIFICADOR PARA DISPLAY

Internamente, se trata de siete diodos dispuestos de la siguiente manera respectivamente:

Diseo de un Multiplexor en VHDL:

Canal A Salida un nico canal Canal B

library ieee; use ieee.std_logic_1164.all;

entity MUX2a1_a is port( A, B: in std_logic; C: in std_logic; Y: out std_logic); end MUX2a1_a;

Entidad Donde se definen las seales de entrada y salida del sistema:

SISTEMA f(A, B, C) Y OUT

El uno de la salida Q se retroalimenta a la entrada

Finalmente llevemos la entrada S a cero observemos lo que pasa:

Para este diseo, partimos del LATCH SET en su estado inicial:

Estado Inicial, todo en Cero

Adicionamos dos inversoras, lo que no producir ninguna alteracin en la salida:

Figura 10 Ahora convertiremos la seal intermedia ~Q en la nueva seal de salida:

Ahora cambiemos el estado de R (de Cero a Uno ) y veamos que pasa:

Circu ito de acopl e de poten cia.

Etapa de acople de potencia con Optoacoplador y Triac

1.2) Si Q estaba en 1 y hacemos S = R = 0, observaremos que Q contina siendo uno:

3.2) Si Q estaba en 1 y hacemos S = 1 y R = 0, observaremos que el estado de la salda Q se conserva igual:

4.1) Si Q estaba en 0 y ~Q en 0 hacemos S = 1 y R = 1, observamos que:

TABLA DE ESTADOS LATCH SET - RESET

pulsador 5V 5V Circu ito de acopl e de poten cia.

Latch SR con NAND Representacin del LATCH SR usando compuertas NAND:

LATCH SET RESET CON NAND y ENTRADAS ACTIVAS EN BAJO.

RESET Estado Estado Actual siguiente * R Q Q 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 X X

1) Observa como esta tabla de estados corresponde a la siguiente tabla de

Diagrama de Estados. Diagrama de ESTADOS para el LATCH SR:

Salida = Entrada Solo cuando Control 0 En otro caso es = 0

LATCH SR con Control

SMBOLO DEL LATCH SET RESET CON SEAL DE CONTROL.

D 0 Un cero en S se transforma en 1 para R

VHDL flip-flop tipo data:

LATCH R SR con C Control

Circuito para enclavar un uno

Si procedemos a juntar los dos circuitos tendremos:

Funcin lgica deseada: Q* = JKQ + JKQ + JKQ + JKQ