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Algebra Booleana - Circuiti Combinatori di base
1.1 Copertura mappe di Karnough
1.2 Copertura mappe di Karnough
1.3 Copertura con Sum of Product (SoP)
1.4 Copertura con Sum of Product
1.5 Sintesi con porte NAND
1.6 Sintesi con porte NOR
Sintesi dei Circuiti Combinatori di Base
2.1 Sintesi con porte NAND
2.2 Multiplexer 2-to-1
2.3 Multiplexer 4-to-1
2.4 Multiplexer in cascata
2.5 Espansione di Shannon
2.6 Espansione di Shannon
2.7 Sintesi con Decoder
2.8 Sintesi multiuscite con Decoder
2.9 Sintesi con LUT a due ingressi
2.10 Sintesi con LUT a tre ingressi
2.11 Sintesi con Blocchi MPX-based
Fondamenti di VHDL
3.1 VHDL - Descrizione di funzioni booleane
3.2 VHDL - Sintesi con porte NAND
3.3 VHDL - Sintesi con PoS
3.4 VHDL - Encoder 8-to-3
3.5 VHDL - Decoder BCD 7 segmenti
4.1 PLA di tipo NOR-NOR - SoP
4.2 PLA di tipo NOR-NOR - PoS
4.3 PLA nMOS-LIKE
4.4 PLA con LUT
5.9 Convertitore in Complemento a 2
5.10 Overflow
5.11 Carry-out
5.12 Addizioni e sottrazioni con segno
5.13 Somme/Sottrazioni binarie con segno
5.14 Somma e sottrazione in modulo e segno
5.15 Somma di 3 numeri di 4 bit
5.16 Incrementatore e Decrementatore per 2
5.17 Complemento a 9 di un digit BCD
5.18 Addizione BCD e VHDL
5.19 Sottrazione BCD
5.20 Interpretazione grafica di un numero BCD a 3 digit con segno
5.21 Half-adder ternario
5.22 Full-adder ternario
5.23 Sottrattore decimale
5.24 Sommatore binario 2-bit
5.25 Sommatore 4-bit
5.26 Somme algebriche in Complemento a 2
5.27 Sommatore con una costante
5.28 Conta numero di 1 presenti in ingresso
5.29 Comparatore >=<
5.31 Comparatore su 4-bit
5.32 Comparatore su 4-bit modulare
5.34 Comparatore di uguaglianza e maggioranza su 4-bit modulare
5.35 Sommatore Ripple-Carry
5.36 Carry-Lookahead Gerarchico
5.37 Codice VHDL ignoto
5.38 Percorso critico di un moltiplicatore
5.39 VHDL di un moltiplicatore
Circuiti sequenziali
6.1 Flip-flop SR sincrono con flip-flop di tipo D
6.2 Latch SR Set- Dominant
6.3 Flip flop MS a set dominante
6.4 Flip flop MS a Set dominante - verifica
6.5 Flip flop di tipi diversi
6.6 Latch SR
6.7 Latch Nand-Nand
6.8 Latch SR gated
6.9 Divisore di frequenza
6.10 JK con flip flop T
6.11 JK negative-edge-triggered
6.12 Confronto tra circuiti con flip flop
6.13 Flip flop D negative edge triggered
6.14 Flip-flop di tipo D
6.15 Confronto tra diversi tipi di flip-flop D e latch
6.16 Flip-flop SR
6.17 Flip Flop LH
6.18 Latch D gated
6.19 Bidirectional shift
6.20 Up/Down counter
6.21 Derivazione tabella e diagramma degli stati
6.22 Derivazione tabella e diagramma degli stati (2)
6.23 Derivazione tabella e diagramma degli stati (3)
6.24 Diagramma a stati
6.25 Generazione sequenza di verifica
6.26 Progetto FSM e simulazione
6.27 Tabella e diagramma degli stati
6.28 Progetto FSM
6.29 Progetto FSM (2)
6.30 Simulazione Progetto FSM (2)
6.31 Progetto FSM (3)
6.32 Ottimizzazione di FSM
6.33 Start, Stop e Run
6.34 Complementatore a 2 seriale
6.35 NRZI
6.36 Conversione NRZI - standard
6.37 Contatore da 11 a 233
6.38 Generatore di sequenze per USB
6.39 Generatore di sequenza
6.40 Generatore di sequenza - Zero Insertion
6.41 Rilevatore del primo uno in una sequenza
6.42 Lucchetto Elettronico
6.43 Controllore di Handshake
6.44 Progetto FSM con tecnica One-Hot
6.45 Contatore ad anello a 3 bit
6.46 FSM equivalenti
6.47 FSM distributore automatico
6.48 FSM distributore automatico (2)
6.49 Distributore di bibite
6.50 Sintesi di un JK
6.51 Contatore a 4 bit con T flip flop
6.52 Up/Down counter con flip flop T
6.53 Up/Down counter con flip flop D
6.54 Contatore
6.55 Ring Oscillator
6.56 Progetto di un circuito generatore di impulsi
6.57 Calcolo delay massimo e frequenza massima
6.58 Massima frequenza di funzionamento - conta- tore
7.4 VHDL - Riconoscitore di sequenza
7.5 VHDL - Riconoscimento di 2 ingressi uguali per 4 colpi di clock
7.6 VHDL - Parit`a su 3 bit consecutivi
7.7 VHDL - Shift bidirezionale
7.8 VHDL - Up/Down counter a 24 bit
7.9 VHDL - Up/Down counter a 24 bit parametrico
7.10 VHDL - Contatore up a 12 bit
7.11 VHDL - Descrizione gerarchica
7.12 VHDL - Johnson counter
7.13 VHDL - Ring Counter
7.14 VHDL - Descrizione comportamentale
7.15 Simulazione e sintesi CAD
7.16 Simulazione e sintesi CAD (2)
7.17 Simulazione e sintesi CAD (3)
7.18 VHDL - Contatore BCD a 4 digit
Progettazione di sistemi digitali
8.1 Divisore per sottrazioni ripetute
8.2 Logaritmo in base 2
8.3 Scambio a 3 registri - progetto
8.4 Scambio a 3 registri - ASM chart
8.5 Scambio a 3 registri - ASM chart (2)
8.6 Ordinamento - Sorting
8.7 Shift register
8.8 Counter
8.9 Moltiplicatore somma/shift
8.10 Divisore - Codice VHDL
8.11 ASM chart equivalente
8.12 ASM chart equivalente - Codice VHDL
8.13 Trasformazioni di ASM chart
8.14 Pseudo-codice per il sorting
8.16 Ordinamento - Uso moduli memoria lpm
8.17 Media
8.18 Media (2)
8.19 Media (2) - Codice VHDL
8.20 Pseudo-codice per un sorter
8.21 VHDL di un sorter
8.22 Processore
8.23 Processore (2)
8.24 Semaforo
8.25 Anti-rimbalzo
Memorie
9.1 Linee indirizzo e linee input-output
9.2 Decoder
9.3 Decoder (2)
9.4 DRAM - Locazioni
9.5 DRAM - Pin di indirizzo
9.6 DRAM - Refresh
9.7 Struttura memoria
9.8 Struttura memoria (2)
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esercitazioni_sed

esercitazioni_sed

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