TEMA 4. TRANSISTORES UNIPOLARES. 4.1. Transistores unipolares: JFET y MOSFET.

Los transistores JFET (Junction Field Effect Transistor) y MOSFET (Metal Oxide Semiconductor Field Effect Transistor), son dispositivos semiconductores de tres terminales cuyas corrientes se controlan mediante un campo elctrico creado por una tensin aplicada entre dos de sus terminales. Son dispositivos controlados por tensin. Los BJT son dispositivos controlados por corriente Tambin a diferencia de los BJT los procesos de conduccin tienen lugar en ellos fundamentalmente por los portadores mayoritarios, lo cual da pie a la denominacin de transistores unipolares. Existen dos tipos bsicos de transistores unipolares: FET de unin (JFET) y FET de puerta aislada (IGFET). Este ltimo tipo se conoce ms por las denominaciones: MOS, MOST o MOSFET. Se usarn las denominaciones FET para el primer tipo y MOSFET para el segundo. 4.2. El FET. De cada uno de los dos tipos de transistores unipolares, FET o MOSFET, existen dos formas bsicas: canal n y canal p. Para el estudio del FET se usar un FET canal n. La figura 4.1 muestra el perfil de la estructura de un FET canal n, junto con dos fuentes de alimentacin de tensin constante VGG y VDD, y una resistencia RD que servirn para polarizar el dispositivo. Un FET canal n es una barra de semiconductor extrnseco tipo n, en cuyos extremos S y D, terminales de surtidor y drenador, dispone de contactos ohmicos. En los laterales de la barra hay dos bloques de semiconductor extrnseco tipo p+ con contactos hmicos cortocircuitados externamente, es el terminal

de puerta, G. Entre drenador y surtidor existe una diferencia de potencial VDS, y para valores pequeos de VGG, circular una corriente IDS cuyo valor estar limitado por la resistencia externa RD y por la resistencia del cuerpo semiconductor n. Esta corriente la forman los electrones libres del semiconductor extrnseco n, portadores mayoritarios. Estos portadores circulan del surtidor hacia el drenador, por ello los nombres que toman dichos terminales. La corriente de huecos en la barra n se puede obviar por ser

despreciable frente a la de los electrones.. Si se aumenta el valor de la fuente VGG, sin disminuir VDD, disminuye la corriente IDS. Dado que la unin p-n est polarizada inversamente, la conduccin en ella es despreciable, la disminucin de IDS solo se puede justificar por un aumento de la resistencia de la barra semiconductora n. Se tratar de analizar en detalle que es lo que est sucediendo.

La pila VGG polariza inversamente la unin p-n. La zona p+ est mucho ms dopada que la zona n (NA >> ND), la profundidad de la zona de cargas descubiertas en la zona n ser mucho mayor que la profundidad de la zona de cargas descubiertas en la zona p (ln >> lp). Al aumentar VGG se aumenta la zona de cargas descubiertas fundamentalmente en la zona n (ln) lo cual estrecha el canal de conduccin en dicha zona hasta una anchura x, figura 4.2. La disminucin de la seccin del canal de conduccin aumenta la resistencia equivalente del cuerpo semiconductor n Fig. 4.2 y disminuye la corriente de drenador a surtidor, IDS. Tal como muestran las curvas caractersticas de salida del FET canal n 2N3819, figura 4.3, para un valor fijo de VGS, VGS = -VGG, en el intervalo de valores 0V > VGS > -3V al aumentar VDS paulatinamente desde 0V, en un principio IDS aumenta rpido y con una dependencia casi lineal con VDS, hasta que se llega a un valor de saturacin a partir del cual casi no aumenta con VDS. La razn de ello es que los incrementos en la diferencia de potencial VDS se suman a la diferencia de potencial VGS, dando lugar a una gran diferencia de potencial negativa puerta-drenador mayor que la diferencia de potencial puerta-surtidor, el canal de conduccin se estrecha ms en las proximidades del drenador que del surtidor, figura 4.2. Para cada valor de VGS existe un valor de VDS que contrae el canal de conduccin hasta que solo deja un pequeo paso que estabiliza el valor de la intensidad de corriente que pasa. Se ha alcanzado un valor tan alto de campo elctrico en el canal que la corriente elctrica deja de cumplir la ley de Ohm.

Antes de continuar con un anlisis ms detallado de la grfica de la figura 4.3, conviene introducir el parmetro tensin de estrangulamiento Vp, el subndice p procede de su denominacin en ingls pinch-off. Si en el circuito

de la figura 4.2 se cortocircuitan los terminales de drenador y surtidor del FET, la corriente IDS se anula y el nuevo perfil de la zona de cargas descubiertas es el que muestra la figura 4.4. Segn se vio en el tema 2 (2-19), la longitud de la zona de cargas descubiertas en una unin p-n: l = ln + lp ln ND = lp NA Fig. 4.4 ya que en esta unin:

como:

El valor de polarizacin inversa de puerta a surtidor que anula el canal de conduccin ser el que anule c:

Expresin en la que se a despreciado VO, diferencia de potencial en la unin en ausencia de polarizacin externa, ya que VO << VGS. Despejando el trmino (qND/2 ) en (4-2), y sustituyendo en (4-1), se obtiene:

Despejando c en la expresin (4-3):

De las curvas de la figura 4.3 se deduce que para valores pequeos de VDS, el cuerpo semiconductor entre drenador y surtidor se comporta como una resistencia cuyo valor es funcin de VGS, y esta dependencia se rige con buena aproximacin por la expresin:

Un parmetro que suelen suministrar los fabricantes de FET es el valor de la resistencia rd para VGS = 0, rO El FET para valores de VDS pequeos se comporta como una resistencia controlada por tensin, esta zona de funcionamiento se denomina zona hmica. En la grfica de la figura 4.3, la lnea que marca el lmite derecho de esta zona lo da la expresin: VDS = VGS - VP donde se ha de tener en cuenta que VP es una tensin negativa al igual que VGS. Para valores de VGS VP el canal de conduccin se corta y se entra en una nueva regin: la regin de corte. Esta regin, en la figura 4.3, la delimita el eje x. Entre la zona hmica y la zona de corte est la zona donde habitualmente se escoge el punto de funcionamiento del FET: zona de saturacin. En esta zona, dada una tensin VGS constante, y en el intervalo: 0 >= VGS > VP la corriente IDS prcticamente no vara al aumentar VDS. Esta corriente cumple la expresin:

La ecuacin (4-6), denominada ecuacin de Shockley, servir para la obtencin del punto de funcionamiento del FET mediante un adecuado circuito de polarizacin, ya que los parmetros VP e IDSS son datos de partida, propios del FET que se use. En la figura 4.5 se muestra la grfica de la expresin (4-6), para un FET cuyos parmetros son: VP = -4 V e IDSS = 8 mA. En la figura 4.6 se da el smbolo de un FET canal n con los tres

terminales: puerta (G), drenador (D) y surtidor (S). Fig. 4.6 Para un FET canal p la curva caracterstica es la simtrica respecto de los ejes x e y de la de un FET canal n, figura 4.5. En la figura 4.7 se muestra el perfil de un FET canal p, su curva caracterstica y el smbolo que lo representa con los tres terminales.

4.3. Polarizacin del FET. Al igual que para el BJT, tambin existen diferentes mtodos de polarizacin de un FET, varios de ellos se muestran en la figura 4.8 para un FET canal n, pero tambin para este tipo de dispositivo el mtodo normalmente ms adecuado para polarizar un FET es con divisor de tensin en la puerta, resistencia entre alimentacin y drenador, y resistencia entre surtidor y tierra tal como muestra el circuito c de la figura 4.8. La razn se analizar en un problema resuelto al final del tema.

Limitando el anlisis, al FET canal n polarizado por divisor de tensin en puerta, el primer paso es obtener la tensin en el terminal de puerta VG,.Dado que la corriente de puerta es despreciable, corriente de una unin p-n polarizada inversamente, se cumplir:

La diferencia de potencial entre puerta y surtidor, VGS, cumple la ecuacin: VGS = VG VS = VG - RS IDS (4-7) La interseccin de la recta dada por la ecuacin (4-7) y la curva del FET que se muestra en la figura 4.5, da el punto de funcionamiento del FET, (1,8V, 3 mA)

Para dibujar lo que ser la recta de carga, ecuacin (4-7), se usan dos puntos: a: IDS = 0 VGS = VG Fig. 4.9 b: VGS = 0 IDS = VG / RS 4.4. Modelo de pequea seal del FET. Las curvas caractersticas de salida de un FET, figura 4.3, muestran que el valor instantneo de la intensidad de la corriente de drenador iD es funcin del valor instantneo de la tensin de puerta-surtidor, vGS, y del valor instantneo de la tensin drenador-surtidor, vDS:

Por tanto se cumplir:

donde:

Tambin se suele definir el parmetro:

que cumple la relacin: De la definicin de gm y de la expresin (4-6), se obtiene:

donde:

El parmetro gm0 es positivo ya que VP es un voltaje negativo. Teniendo en cuenta la ecuacin (4-8) y que desde puerta hacia el FET la impedancia que se ve es muy alta, la de una unin p-n polarizada inversamente, el circuito equivalente para pequea seal que se deduce para el FET, es el que se muestra en la

Para altas frecuencias hay que aadir las capacidades interelectrodos: Cgs capacidad equivalente entre puerta-surtidor, Cgd capacidad equivalente entre puerta-drenador y Cds capacidad equivalente entre drenador-surtidor. En la figura 4.11 se muestra el circuito equivalente para altas frecuencias.

La mayor de las tres capacidades del circuito previo, para los FET normales, es menor de 10 pF.

4.5. MOSFET. Los dispositivos MOSFET se diferencian esencialmente de los FET en que el terminal de puerta, G, no tiene contacto hmico con el semiconductor, est aislado de ste por una placa de xido de silicio, SiO2. Existen dos tipos de MOSFET: MOSFET de empobrecimiento o deplexin y el MOSFET de enriquecimiento o acumulacin. 4.5.1. El MOSFET de deplexin. El MOSFET de deplexin o empobrecimiento canal n se diferencia del FET canal n en que el terminal de puerta, G, est aislado del canal de conduccin por una capa de xido de silicio SiO2. y existe un sustrato de semiconductor tipo p cuyo terminal habitualmente se conectar externamente al terminal de surtidor, figura 4.12.

El mecanismo de control de la corriente IDS por VGS es similar al del FET: si se hace VGS negativo se producir una zona de cargas descubiertas, deplexin, en la zona n pegada al aislante de puerta, la cual disminuye la seccin del canal de conduccin. El incremento de VGS en valor negativo aumenta la profundidad de esta capa de deplexin y lo llega a cerrar para un determinado valor negativo de VGS que tambin se denominar VP. Es un proceso de modulacin de la conductividad del canal de conduccin similar al descrito para el FET. La ecuacin que relaciona la corriente IDS con la tensin VGS en un MOSFET de empobrecimiento canal n es la misma que para un FET canal n (4-6):

El MOSFET canal n, a diferencia del FET canal n, tambin funciona para valores positivos de VGS. Para valores positivos de VGS aumenta la concentracin de electrones en las proximidades de la puerta, el canal de conduccin se refuerza y mejora su conductividad Un FET canal n la tensin VGS no se debe llevar hasta valores positivos, por lo menos por encima de 0,5 V, ya que entonces la unin puerta-surtidor se polarizara directamente y el dispositivo ya no actuara como un FET. En la figura

se muestra el smbolo del MOSFET de empobrecimiento canal n. En el smbolo del MOSFET de empobrecimiento canal p la flecha cambia de sentido. 4.5.1. El MOSFET de acumulacin. Tambin denominado de enriquecimiento se diferencia del MOSFET de empobrecimiento en que no existe canal de conduccin de semiconductor tipo n entre los bloques n+ de drenador y surtidor, para el tipo canal n, figura 4.14. El canal de conduccin se induce mediante una tensin externa aplicada entre puerta y surtidor.

Aplicando una diferencia de potencial entre los terminales de drenador y surtidor, VDS, sin que exista diferencia de potencial entre puerta y surtidor, la corriente IDS ser despreciable ya que no hay canal de conduccin entre drenador y surtidor. Si se aplica ahora una diferencia de potencial positiva entre los terminales de puerta y surtidor, VGS, se crear un campo elctrico perpendicular al dielctrico aislante en la zona de puerta que inducir cargas negativas en la zona del semiconductor prxima al aislante del terminal de puerta. La conductividad de drenador a surtidor empezar a aumentar lentamente con la tensin VGS, hasta que se llega a un valor de VGS (VT) en que la corriente IDS ronda los 10 A, a partir de la cual IDS va a aumentar fuertemente: se ha inducido un canal n de conduccin, figura 4.15. Para valores de tensin VGS mayores de VT, la corriente de drenador a surtidor aumenta segn la relacin:

El parmetro k depende de las caractersticas de fabricacin del dispositivo.

La tensin VT suele estar entre 4V y 6V. Dado que estos niveles de tensin no los hara compatibles con los circuitos digitales basados en BJT, este tipo de circuitos se tratarn en el segundo cuatrimestre, se han modificado las tcnicas de fabricacin a fin de reducir VT y adems mejorar las caractersticas de funcionamiento, como por ejemplo las capacidades parasitarias.

En la grfica de la figura 4.16 se dan las curvas de salida de un MOSFET de enriquecimiento canal n, . En ellas se muestra que para VGS por debajo de 2,7V la corriente de drenador-surtidor es despreciable. Las curvas de salida de un MOSFET de empobrecimiento canal n, son iguales pero el valor de VP es negativo. En la figura 4.17 se muestra el smbolo de un MOSFET de enriquecimiento canal n, donde como es habitual el terminal de sustrato, la flecha, est interconectado con el terminal de surtidor. El smbolo del MOSFET de enriquecimiento

canal p es el mismo que el de canal n pero con la flecha en sentido contrario 4.6. Polarizacin del MOSFET. Se usan los mismos tipos de polarizacin que para el FET, pero para seleccionar el punto de funcionamiento se ha de tener en cuenta que la curva que se obtiene de la relacin entre IDS y VGS para un MOSFET canal n es diferente para los tipos de empobrecimiento y enriquecimiento, tal como muestra la figura 4.18.

Para seleccionar el punto de funcionamiento de un MOSFET de empobrecimiento canal n se parte de los parmetros IDSS y VP, que el fabricante da en las hojas de especificaciones del dispositivo, en la figura 4.18, estos parmetros son VP = -4V e IDSS = 10mA. Para un MOSFET de enriquecimiento canal n, el fabricante suministra el parmetro VT y un punto en conduccin del dispositivo (VGS, IDS) que en la figura 4.18 son: VT = 3V y (5V, 5mA). 4.7. Modelo de pequea seal del MOSTFET. El modelo de pequea seal para baja y media frecuencia es el mismo que para el del FET, figura 4.19, pero hace falta hacer algunas precisiones para cada tipo de MOSFET.

Para un MOSFET de empobrecimiento canal n la relacin entre IDS y VGS, y gm y VGS es la misma que para un FET canal n:

En este dispositivo gm0 no es el valor mximo que puede tomar gm ya que VGS admite valores positivos. El parmetro rd lo suministra el fabricante en las hojas caractersticas del dispositivo en forma de una admitancia yOS (rd = 1 / yOS). Para un MOSFET de enriquecimiento canal n la relacin entre IDS y VGS toma una expresin diferente, que segn se vio en (4-14) es.

De la definicin de gm en (4-9):

El parmetro rd se obtiene en las hojas caractersticas del dispositivo a partir de la admitancia yOS (rd = 1 / yOS). Para altas frecuencias el circuito equivalente se modifica mediante la inclusin de las capacidades interelectrodos. El circuito resultante es el mismo que se obtuvo para el FET canal n, figura 4.11.