Eletronica de Potencia Apostila

Eletrnica de Potncia Vol.
7, n 1, Novembro de 2002 i
ISSN 1414-8862
ELETRNICA DE POTNCIA
REVISTA DA SOCIEDADE BRASILEIRA DE ELETRNICA DE POTNCIA SOBRAEP
VOL. 7, N 1, NOVEMBRO DE 2002
NDICE
Corpo de Revisores................................................................................................................. ii
Editorial................................................................................................................................... iii
Chamada de Trabalhos para a Seo Especial Acionamentos Eletrnicos e Controle de
Mquinas Eltricas.................................................................................................................. iv
Editorial Convidado................................................................................................................ v
ARTIGOS DA SEO ESPECIAL RETIFICADORES COMALTO FATOR DE POTNCIA
Retificadores PWM trifsicos unidirecionais com alto fator de potncia
Ivo Barbi, Yales Rmulo de Novaes, Fabiana Pttker de Souza e Deivis Borgonovo................................. 1
Implementao e controle de retificador trifsico de alta qualidade com comutao em
baixa freqncia
Joanna A. G. Marafo, Jos Antenor Pomilio e Giorgio Spiazzi............................................................ 15
Retificador trifsico isolado em alta freqncia e com baixa distoro de corrente na rede
Falcondes Jos Mendes de Seixas e Ivo Barbi...................................................................................... 22
Digital implementation of three-phase rectifier with deadbeat controller
Loureno Matakas Jr., Wilson Komatsu e Alisson Dias Junqueira.............................................................. 30
Melhoria do fator de potncia atravs do aumento do nmero de pulsos de conversores
graetz comutados pela rede: Modelagem e resultados experimentais
Angelo J. J. Rezek, Jos P. G. de Abreu, Valberto F. da Silva, Jos M. E. Vicente, Jos A. Cortez, Otvio H.
S. Vicentini, Adriana C. de S e Mauro S. Miskulin............................................................................
38
Unidade retificadora trifsica isolada com alto fator de potncia
Elias Sebastio de Andrade e Denizar Cruz Martins.................................................................................... 46
Modelagem e controle discreto para o retificador PFC Boost trs nveis
J. E. Baggio, H. L. Hey, H. A. Grndling, H. Pinheiro e J. R. Pinheiro....................................................... 55
Um retificador monofsico com elevado fator de potncia baseado no conversor Buck
multinvel em corrente
Henrique A. C. Braga e Estvo Coelho Teixeira........................................................................................ 62
ARTIGOS DA SEO REGULAR
Retificador pr-regulador Boost com elevados fator de potncia e rendimento, para
sistemas de telecomunicaes
Carlos Alberto Canesin e Fbio Toshiaki Wakabayashi............................................................................... 70
Normas para Publicao de Trabalhos na Revista Eletrnica de Potncia............................. 78
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002 ii
Corpo de Revisores desta edio de Eletrnica de Potncia
Adriano Alves Pereira UEL
Alexandre Ferrari de Souza UFSC
Alexandre Magnus Guimares INPE
ngelo J. Junqueira Rezek UNIFEI
Arnaldo Jos Perin UFSC
Carlos Alberto Canesin UNESP Ilha Solteira
Carlos Augusto Ayres UNIFEI
Denizar Cruz Martins UFSC
Domingos Svio Lyrio Simonetti UFES
Enes Gonalves Marra UFG
Ernesto Ruppert Filho UNICAMP
Falcondes J. M. de Seixas UNESP Ilha Solteira
Felix Alberto Farret UFSM
Fernando Luiz Marcelo Antunes UFC
Fernando Soares dos Reis PUC-RS
Henrique A. Carvalho Braga UFJF
Humberto Pinheiro UFSM
Jaime Eugenio Arau-Roffiel CENIDET-Mxico
Jean Paul Dubut INPE
Joo Batista Vieira Jnior UFU
Jos Antenor Pomilio UNICAMP
Jos Luiz F. Vieira UFES
Loureno Matakas Jnior USP
Lcio dos Reis Barbosa UEL
Marcelo Godoy Simes Colorado School of Mines-EUA
Pedro Gomes Barbosa UFJF
Peter Mantovanelli Barbosa VPEC-EUA
Porfrio Cabeleiro Cortizo UFMG
Walter Issamu Suemitsu UFRJ
Wilson C. P. de Arago Filho UFES
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002 iii
EDITORIAL
Com a presente edio marcamos o incio de uma nova linha de ao da revista: as sees
especiais, em que pretendemos lanar, anualmente, uma chamada especfica de trabalhos em um tema de
interesse da Sociedade Brasileira de Eletrnica de Potncia.
Em sua primeira edio, o tema proposto foi RETIFICADORES COM ALTO FATOR DE
POTNCIA, tendo como Editor da Seo o Prof. Carlos Alberto Canesin, da UNESP Ilha Solteira.
Alis, j a partir da prxima Edio o Prof. Canesin assume a Edio Geral da nossa revista, sendo esta
minha ltima atuao como tal.
Nos dois anos em que estive como Editor passamos por um momento de desinteresse pela revista,
com uma submisso restrita de trabalhos. Estamos conseguindo superar os maus momentos com as sees
especiais. Aos poucos as submisses regulares iro se fortalecendo, com a reconquista da credibilidade da
revista.
Uma chamada de artigos para uma nova seo especial, referente a 2003, est sendo lanada com
este nmero. Alcanaremos, com ela, uma fatia fundamental e at o momento pouco presente na nossa
revista: as aplicaes em mquina eltricas. O Editor da Seo Especial ser o Prof. Richard Magdalena
Stephan, da COPPE - UFRJ.
Eu e meu Editor Associado, Prof. Marcelo Godoy Simes, encerramos nossos trabalhos
agradecendo aos autores que, durante nossa gesto, submeteram trabalhos, e ao nosso especializado corpo
de revisores, que garante a qualidade da revista.
Continuaremos colaborando com a revista. Ela estar sempre melhor.
Domingos Svio Lyrio Simonetti - Editor Geral
Marcelo Godoy Simes - Editor Associado
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002 iv
Revista Eletrnica de Potncia da SOBRAEP
SEO ESPECIAL
A revista Eletrnica de Potncia da SOBRAEP est preparando uma seo especial com
artigos tcnicos de contedo especializado e artigos de contedo didtico significativo no tema:
ACIONAMENTOS ELETRNICOS E
CONTROLE DE MQUINAS ELTRICAS.
Os artigos de contedo especializado devem necessariamente conter uma introduo
abrangente, onde o assunto proposto esteja clara e solidamente situado em termos de estado
da arte e da sua importncia.
Os tpicos contemplados incluem:
Controle escalar e vetorial de mquinas eltricas
Controle fuzzy, neural, adaptativo e robusto de mquinas eltricas
Eliminao de sensores mecnicos
Controle do movimento
Mquinas dependentes de conversores eletrnicos
Eficincia energtica
Interferncia eletromagntica em acionamentos eletrnicos
Aplicaes.
Outros tpicos, dentro do tema proposto, sero considerados. A Seo ter como Editor
Especial o Prof. Richard M. Stephan da UFRJ. A submisso do artigo dever ser feita por via
eletrnica no formato e tamanho usual da revista. Envie sua proposta de artigo completo
atravs do site iSOBRAEP, cujo endereo (url) :
http://www.dee.feis.unesp.br/lep/revista
No site iSOBRAEP voc far seu cadastro e dever optar pelo Link da Seo Especial para
enviar seu artigo. Para Dvidas/Problemas o e-mail : rms@ufrj.br
As datas previstas so:
Submisso Artigos: de 01 de Dezembro/2002 at 16 de Fevereiro/2003
Reviso Inicial: at 30 de Maro de 2003
Submisso dos Artigos Aceitos e Corrigidos: at 15 de Abril de 2003
Reviso Final: at 30 de Abril de 2003
Publicao: Maio/Junho de 2003
Prof. Domingos S. L. Simonetti
Editor
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002 v
EDITORIAL CONVIDADO
Seo Especial Retificadores com Alto Fator de Potncia
Foi uma grande honra para este editor especial receber o convite para realizar e gerir esta seo especial
Retificadores com Alto Fator de Potncia.
O tema envolve diretamente a busca pelo processamento da energia eltrica com melhor qualidade, uma vez que
tal fonte de energia deve ser considerada como um bem pblico, raro e esgotvel.
Fatos recentes no pas demonstraram como devemos trilhar pelos caminhos da normatizao, no que se refere
aos equipamentos eletroeletrnicos processadores de energia eltrica.
Infelizmente, o pas muitssimo carente de normas tcnicas atualizadas nesta rea, em conseqncia, levando o
sistema nacional de gerao, transmisso e distribuio a conviver com ndices de qualidade muito reduzidos e grandes
desperdcios de energia eltrica.
Dentre estes dispositivos processadores de energia eltrica, encontram-se os amplamente difundidos conversores
ca/cc, ou, tambm denominados de retificadores, em todos os seguimentos da sociedade moderna, dentre os quais: os
setores industrial, comercial, agropecurio e residencial.
Entretanto, um grave problema tcnico para estes retificadores convencionais a elevada distoro harmnica da
corrente drenada da rede de alimentao em corrente alternada, resultando em reduzido fator de potncia. Tais fatores
levam os sistemas de energia eltrica a conviverem com desperdcios significativos, pois, os valores eficazes das
correntes drenadas por estes dispositivos so bem maiores do que o mnimo valor necessrio para transferir a desejada
potncia ativa para a carga. Alm deste fato, agregam-se os problemas decorrentes dos harmnicos presentes na
corrente: interferncias eletromagnticas, perdas e aquecimento, ressonncias, mau funcionamento de equipamentos,
necessidade de aumento de bitolas de condutores, etc...
Neste contexto, certamente o pas necessita caminhar para a normatizao, por exemplo adotando as normas
Europias IEC que, desde o final da dcada de 80, restringem o contedo harmnico das correntes drenadas por tais
dispositivos. Estas normas sofreram constantes atualizaes durante estas ltimas dcadas, resultando nas atuais IEC
61000-3-2 e IEC 61000-3-4.
Esta seo especial envolve diferentes tpicos relacionados com a correo do fator de potncia de retificadores
monofsicos e trifsicos, operando em baixas e elevadas freqncias, quais sejam: concepo de novas topologias,
correo passiva, correo ativa, tcnicas de comutao, tcnicas especiais de comando e controle. Portanto, esta seo
apresenta trabalhos consolidados e completos de forma analtica e experimental.
Para realizar a anlise dos trabalhos submetidos, que envolveram 80 autores em 20 diferentes artigos, contamos
com a colaborao de 30 revisores de 19 instituies de pesquisa, do pas e do exterior. Sem dvida, o xito desta
edio deve substancial parte aos vossos esforos e trabalho, a todos nosso muito obrigado. Nosso muitssimo obrigado
tambm aos autores, pois, sem eles no existiria esta importante seo especial. Em especial agradeo ao Prof. Ivo
Barbi que contribuiu com um importante artigo convidado a respeito de retificadores trifsicos.
Pela primeira vez implementamos um sistema totalmente eletrnico de submisso, anlise e reviso, o qual em
muito agilizou o processo desta seo especial. Outras sees especiais havero de vir em continuidade esta, e, a
partir de janeiro de 2003, quando assumiremos a edio geral da Revista Eletrnica de Potncia, todo o processo dever
ser por via eletrnica, atravs do seguinte endereo: http://www.dee.feis.unesp.br/lep/revista.
Finalmente, em funo dos prazos estabelecidos para esta edio, gostaria de informar aos leitores que outros
artigos aprovados ainda sero publicados nas edies normais da revista.
Espero, portanto, que esta edio contribua para o retorno da to necessria periodicidade de nossa revista. Muito
obrigado.
CARLOS ALBERTO CANESIN
EDITOR ESPECIAL
e-mail: canesin@dee.feis.unesp.br
UNESP FEIS
LEP Laboratrio de Eletrnica de Potncia
http://www.dee.feis.unesp.br/lep/power.html
15385-000 Ilha Solteira SP Cx. Postal 31
Fone: 0xx18 3743 1086 Fax: 0xx18 3742 2735
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002 vi
SOBRAEP
Diretoria (2002-2004)
Presidente: Domingos Svio Lyrio Simonetti UFES
Vice-Presidente: Carlos Alberto Canesin UNESP Ilha Solteira
1.
o
Secretrio: Gilberto C. D. Sousa UFES
2.
o
Secretrio: Jos Luiz F. Vieira UFES
Tesoureiro: Wilson C. P. de Arago Filho UFES
Conselho Deliberativo (2002-2004)
Alexandre Ferrari de Souza - UFSC
Arnaldo Jos Perin - UFSC
Ccero M. T. Cruz UFC
Denizar Cruz Martins - UFSC
Edson H. Watanabe UFRJ
Edison Roberto C. da Silva UFCG
Enes Gonalves Marra UFG
Enio Valmor Kassick - UFSC
Ivo Barbi - UFSC
Joo Batista Vieira Jnior UFU
Jos Antenor Pomilio - UNICAMP
Jos Renes Pinheiro UFSM
Endereo da Diretoria
SOBRAEP
DEL / CTUFES
Cx. Postal 01-9011
Vitria - ES - Brasil
29060-970
Fone: +55.(27).33352681
Fax.: +55.(27).33352644
Eletrnica de Potncia
Editor:
Prof. Domingos Svio Lyrio Simonetti
UFES - DEE
C. P. 01-9011
29060-970 Vitria ES Brasil
http://www.dee.feis.unesp.br/lep/revista
Responsvel pela edio: Carlos Alberto Canesin
Eletrnica de Potncia distribuda gratuitamente a todos os scios da SOBRAEP
Eletrnica de Potncia Vol. 7, n
o
1, Novembro de 2002. 1
RETIFICADORES PWM TRIFSICOS UNIDIRECIONAIS COM ALTO
FATOR DE POTNCIA
Ivo Barbi, Yales Rmulo de Novaes, Fabiana Pttker de Souza e Deivis Borgonovo
INEP-UFSC
Caixa Postal 5119
88040-970 Florianpolis SC
Brasil
Resumo Este artigo apresenta algumas das
principais topologias de retificadores PWM trifsicos sem
neutro encontradas na literatura, bem como uma breve
comparao entre elas. Na sequncia apresenta-se uma
modelagem genrica para estes retificadores, com modelo
completo e simplificado, para projetar tanto as malhas de
corrente, quanto a(s) de tenso. Mostra-se ento uma
metodologia e exemplo de projeto. Finalmente so
apresentados os resultados experimentais de um
prottipo de 6kW com sada em 2 nveis e outro de 26kW
com sada em 3 nveis.
Abstract This paper presents some topologies of
three-phase three wire PWM rectifiers and a comparison
among them. A generic modeling is also presented with a
complete and a simplified model, for designing the
voltages and current control loops. Design methodologies
are suggested as well as design procedure. Experimental
results for a 6kW two level rectifier and for a 26kW three
level rectifier validates the analysis.
I INTRODUO
sabido que a distribuio de energia eltrica feita,
exceto em raras excees, em corrente alternada. No
entanto, sabe-se tambm que para muitas aplicaes,
principalmente para a alimentao de equipamentos
eletrnicos, necessita-se desta energia disponvel em corrente
contnua.
Desta forma, da necessidade de se converter corrente
alternada CA em corrente contnua CC -, surgiram os
conversores CA-CC, ou simplesmente retificadores. Alm
disso, para nveis elevados de potncia, geralmente acima de
alguns quilowatts, se faz necessria a utilizao de
retificadores trifsicos, para garantir o equilbrio de potncia
entre as fases.
Assim, quando se tem acesso ao neutro, pode-se utilizar
por exemplo, trs retificadores monofsicos, um para cada
fase. No entanto, como nem sempre dispe-se de neutro, ou
quando sua presena indesejvel, esta soluo deixa de ser
factvel. Surge ento a necessidade de se utilizar retificadores
trifsicos sem neutro.
As fontes de alimentao trifsicas convencionais,
utilizam retificadores a diodo, ou a tiristores quando se
deseja algum controle do fluxo de potncia e da tenso de
sada. No entanto, as caractersticas de entrada destes
retificadores criam problemas para a rede comercial de
energia eltrica, dentre os quais podem ser destacados:
Distoro harmnica das correntes de entrada, com
consequente reduo do fator de potncia;
Distoro nas tenses da rede de alimentao, devido
circulao das componentes harmnicas das correntes
atravs das impedncias de linha, o que pode
comprometer o bom funcionamento de outros
equipamentos conectados mesma rede;
Aumento das perdas nos elementos das redes de
transmisso e distribuio;
Necessidade de gerao de grandes quantidades de
potncia reativa, elevando os custos de todo o sistema;
Diminuio do rendimento da estrutura, devido ao
elevado valor eficaz das correntes;
Interferncia eletromagntica em sinais de controle e
comunicao, como por exemplo em sistemas de
telecomunicaes, entre outros.
Desta forma, devido aos problemas citados, geralmente as
normas e regulamentaes internacionais para sistemas de
telecomunicaes so tomadas como referncia nas pesquisas
nesta rea, por serem bastante rgidas.
Alm disso, ao contrrio dos retificadores PWM
monofsicos com fator de potncia unitrio, que utilizam
uma ponte completa de diodos e um conversor boost, para os
retificadores PWM trifsicos sem neutro no existe uma
soluo consagrada que possa ser tomada como referncia.
Assim, so apresentadas algumas topologias com sada em
2 e 3 nveis. Ser tambm apresentada a modelagem dos
conversores, necessria para projetar as malhas de controle
de tenso e corrente, seguida de procedimentos de projeto e
resultados experimentais de um retificador 2 nveis de 6kW e
de um retificador 3 nveis de 26kW, ambos com fator de
potncia unitrio.
II TOPOLOGIAS
Um dos fatores determinantes para a escolha da topologia
do retificador a tenso da rede e do barramento CC. Para
tenses elevadas, as topologias a trs nveis so mais
indicadas porque a tenso sobre as chaves corresponde
metade da tenso total no barramento CC. J para as
topologias a dois nveis a tenso nas chaves a prpria
tenso de sada.
As topologias do tipo BUCK so desconsideradas, pois
apresentam indutores de baixa freqncia na sada e
necessitam de filtros de entrada volumosos. So apresentadas
ento apenas topologias do tipo BOOST.
A. Topologias Dois Nveis
Dentre as topologias de retificadores do tipo PWM dois
nveis, tem-se a topologia que utiliza seis interruptores
comandados, apresentada na Fig. 1 [1]. Esta topologia uma
das mais conhecidas na literatura, principalmente por ser
muito utilizada operando como inversor trifsico [2].
Esta topologia possui como caracterstica principal a
bidirecionalidade no fluxo de potncia e, como a maioria das
2 Eletrnica de Potncia Vol. 7, n
o
1, Novembro de 2002.
topologias do tipo elevadoras, a tenso de sada deve ser
maior do que o valor mximo de pico da tenso de linha.
Esta topologia, como todas que sero apresentadas neste
artigo, propicia uma reduzida taxa de distoro harmnica da
corrente de entrada, j que utiliza as tcnicas ativas para
controlar estas correntes. Entretanto, devido sua
configurao, exige maior esforo na concepo dos circuitos
de comando e controle, exibindo como maior desvantagem a
possibilidade de curto-circuito do barramento CC. Outra
desvantagem desta topologia est relacionada ao custo. Em
funo da aplicao, a bidirecionalidade de energia pode se
tornar uma caracterstica dispensvel, como nas aplicaes
em fontes para telecomunies.
+
- Vo
+
-
Va
+
-
Vb
+
-
Vc
La Lb Lc
S1 S2 S3
S4 S5 S6
D1 D2 D3
D4 D5 D6
Fig. 1 Retificador Boost dois nveis bidirecional Boost 2n-01.
Na Fig. 2 apresenta-se outra topologia de retificador
trifsico a dois nveis. Esta topologia uma excelente
candidata para as aplicaes do tipo dois nveis e sua
concepo foi baseada no inversor NPC [3], entretanto
sofreu simplificaes, pois no necessita de bidirecionalidade
do fluxo de energia e nem da reduo da tenso sobre os
interruptores. O comando dos interruptores de fcil
implementao, j que ambos de um mesmo brao podem ser
comandados de maneira concomitante. Cabe observar que,
caso sejam utilizados interruptores do tipo MOSFET, os
diodos em anti-paralelo com os interruptores podem ser os
prprios diodos intrnsecos ao componente, reduzindo a
complexidade construtiva.
+
-
Vc
S1a
S1b
La
+
-
Vb
Lb
+
-
Va
Lc
S2a S3a
S3b S2b
+
-
D1 D2 D3
D4 D5 D6
D1a D1b
D4a D4b
D2a D2b
D5a D5b
D3a D3b
D6a D6b
Vo
Fig. 2 Retificador PWM unidirecional trifsico dois nveis
Boost 2n-02.
Derivada da topologia apresentada em [4], tem-se a
topologia Boost 2n-03, apresentada na Fig. 3. Observa-se que
apesar do nmero de indutores ser maior, a indutncia
necessria para se obter a mesma ondulao de corrente da
topologia Boost 2n - 02 a metade. Esta topologia tambm
uma excelente candidata para as aplicaes de baixa tenso
de entrada.
La1
La2
Lb3
Lb4
Lc5
Lc6
D1 D2
S1 S3 S2
D3
Vo
D6 D4 D5
D3d
D3b
D2d
D2b
D1d
D1c D3a
D3c
D2a
D2c
D1a
D1b
Vc Vb Va
+
-
+
-
+
-
+
-
Boost 2n - 03.
Com caractersticas muito similares topologia Boost 2n -
02, tem-se a topologia apresentada na Fig. 4, aqui
denominada de Boost 2n-04, derivada de [6]. Esta topologia
utiliza apenas um interruptor controlvel por fase, reduzindo
metade a necessidade de circuitos de comando isolados, em
relao s estruturas Boost 2n-01 e 2n-02.
S1
+
-
Va
+
-
Vb
+
-
Vc
La Lb Lc
S2 S3
D1 D2 D3
D4 D5 D6
Vo
D1a D1b
D1c D1d
D2a D2b
D2c D2d
D3a D3b
D3c D3d
+
-
Boost 2n - 04.
Havendo a necessidade de se escolher uma destas trs
topologias, sendo que a primeira j havia sido descartada
devido s questes j apresentadas, optou-se pela
investigao atravs de simulao das trs ltimas topologias
descritas.
Principalmente, pelo reduzido nmero de componentes, e
pela simplicidade de realizao dos circuitos de controle e
comando, optou-se pela topologia Boost 2n - 04 para fazer
parte do projeto de uma unidade retificadora para
telecomunicaes. Os resultados experimentais doravante
apresentados so relativos a implementao desta topologia.
B. Topologias Trs Nveis
As topologias trs nveis possuem dois capacitores
conectados no barramento CC, cujo ponto central ento
conectado a um ponto comum das trs fases. Com uma
estratgia de controle apropriada garante-se a diviso
equitativa da tenso nos capacitores do barramento. Desta
forma, a tenso aplicada sobre os interruptores a metade da
tenso total do barramento CC (V
o
/2), tornando estas
topologias atrativas para aplicaes com tenso de entrada
elevada.
O retificador PWM com grampeamento do ponto neutro
apresentado na Fig. 5 tem como caracterstica principal a
o
bidirecionalidade do fluxo de potncia [3]. Esta topologia
alm de ser complexa e de elevado custo tambm apresenta
possibilidade de curto de brao. Portanto no ser includa na
anlise.
S1a
S1b
S2a S3a
S3b S2b
+
-
Vc
La
+
-
Vb
Lb
+
-
Va
Lc
+
-
Vo/2
+
-
Vo/2
S1 S2 S3
S4 S6
D1 D2 D3
D4 D5 D6
D1a D1b
D1c D1d
D2a D2b
D2c D2d
S5
D3a D3b
D3c D3d
Fig. 5 Retificador PWM bidirecional trifsico trs nveis.
Retirando-se os interruptores S
1
, S
2
, S
3
, S
4
, S
5
e S
6
, do
retificador da Fig. 5, obtm-se uma topologia mais simples,
unidirecional, e sem a possibilidade de curto de brao, sendo
portanto uma excelente candidata para aplicaes com alta
tenso de entrada. Esta topologia apresentada na Fig. 6. Os
dois interruptores de cada brao so acionados com o mesmo
sinal de comando. No entanto, os circuitos de comando de
cada fase devem ser isolados. Os diodos em anti-paralelo
com os interruptores podem ser os prprios diodos
intrnsecos do MOSFET.
Vc
S1a
S1b
La
Vb
Lb
Va
Lc
S2a S3a
S3b S2b
+
-
Vo/2
D1 D2 D3
D4 D5 D6
+
-
Vo/2
D1a D1b
D1c D1d
D2a D2b
D2c D2d
D3a D3b
D3c D3d
+
-
+
-
+
-
Fig. 6 Retificador PWM unidirecional trifsico trs nveis
Boost 3n-02.
1
A topologia apresentada na Fig. 7 apresenta um nmero
de diodos menor que a topologia Boost 3n-02, e os sinais de
comando tambm so os mesmos para cada fase [5]. Esta
topologia tambm candidata para aplicaes de alta tenso.
A topologia apresentada na Fig. 8 outra opo para
tenses elevadas [6]. Por apresentar apenas um interruptor
comandvel por fase, tem-se a metade dos circuitos de
comando isolados, comparando-se com as demais topologias.
A topologia apresentada na Fig. 9 outra opo para
tenses elevadas [7], no entanto, apresenta a tenso total do
barramento aplicada aos diodos da ponte retificadora (D
1
, D
2
,
D
3
, D
4
, D
5
, D
6
), se tornando menos atrativa que as demais
topologias.

1
Este conversor est sendo patenteado
pela empresa TYCO Electronics
La Lb
Lc
Va Vb Vc
S1a
S1b
S2a
S2b
S3a
S3b
+
-
Vo/2
+
-
Vo/2
D1 D2 D3
D4 D5 D6
D1a
D1b
D2a
D2b
D3a
D3b
+
-
+
-
+
-
Boost 3n-03.
S1
Va Vb Vc
La Lb Lc
D1 D2 D3
D4 D5 D6
+
-
Vo/2
+
-
Vo/2
S2 S3
D1b
D1d
D2b
D2d D2c
D2a
D1c
D1a D3b
D3d D3c
D3a
+
-
+
-
+
-
Boost 3n-04.
D2 D3
D5 D6 D4
D1
+
-
Vo/2
+
-
Vo/2
S1a
S1b
D1a D1b
S2a
S2b
D2a D2b
S3a S3b
D3a D3b
La
Lc
Lb
Va
Vb
Vc
+ -
+ -
+ -
Boost 3n-05.
Atravs de simulao das quatro topologias apresentadas
nas Figs. 6 a 9, verificou-se que as topologias Boost 3n-02 e
Boost 3n-05 apresentam perdas menores nos semicondutores.
Assim, pelas reduzidas perdas nos semicondutores e
principalmente por ser uma topologia nova, optou-se pela
Boost 3n-02 para fazer parte do projeto de uma unidade
retificadora para telecomunicaes [8]. O exemplo de projeto
e os resultados experimentais apresentados referem-se a esta
topologia escolhida.
III MODELAGEM E DEFINIO DOS
CONTROLADORES
Seria de grande interesse a obteno de uma metodologia
rpida e simples, porm eficiente e confivel, para analisar e
modelar os retificadores PWM trifsicos, principalmente as
novas topologias.
Desta forma, ser apresentado o desenvolvimento da
metodologia para analisar e modelar tais conversores,
o
baseada no conversor bidirecional 2 nveis mais simples,
apresentado na Fig.1, podendo-se ento estender a
metodologia para os demais conversores, inclusive para os 3
nveis.
A. Obteno do Modelo do Conversor a Partir do Lado CA
Assim sendo, para obter o modelo visto a partir do lado
CA, utilizado para controlar as correntes de entrada do
retificador, ser apresentada a elaborao de uma
metodologia para anlise, modelagem e controle,
inicialmente aplicada para o conversor da Fig.1, para ento
na sequncia generalizar a anlise.
Deve-se ressaltar ainda que o modelo genrico visto a
partir da entrada o mesmo para conversores 2 e 3 nveis,
como ser provado mais adiante.
Pode ser observado que o circuito a ser analisado
tradicionalmente utilizado como conversor CC-CA. A
metodologia que ser apresentada tambm pode ser utilizada
no controle de inversores trifsicos ou filtros ativos.
O circuito do conversor apresentado na Fig.1, pode ser
representado pelo circuito simplificado da Fig. 10, sem perda
de generalidade [9]:
Va(t)
Vb(t)
Vc(t)
La
Lb
Lc
Sa
Sb
Sc
Co Ro
+
-
Vo
Xa
Ya
Xb
Yb
Xc
Yc
VSc(t)
VSb(t)
VSa(t)
Ia(t)
Ib(t)
Ic(t)
Fig. 10 - Circuito simplificado do conversor CA-CC trifsico
bidirecional apresentado na Fig.1.
Assim, a partir do circuito apresentado na Fig.10, pode-se
observar que quando o interruptor S
a
est na posio X
a
, tem-
se V
Sa
(t) = V
o
e quando S
a
est na posio Y
a
tem-se V
Sa
(t) =
0, a partir desta observao e seguindo o mesmo raciocnio
para os interruptores S
b
e S
c
, pode-se escrever:
| |
| |
| |
Sa a
Sb b
Sc c
V (t) 1 D (t) Vo
V (t) 1 D (t) Vo
V (t) 1 D (t) Vo
=
(1)
onde:
=
Yc Sc , 1
Xc Sc , 0
) t ( Dc
Yb Sb , 1
Xb Sb , 0
) t ( Db
Ya Sa , 1
Xa Sa , 0
) t ( Da
(2)
Pode-se ainda representar o conversor apresentado na Fig.
10, pelo circuito equivalente apresentado na Fig.11.
Alm disso, V
O
corresponde tenso de sada, que por
enquanto ser considerada constante.
Observa-se ainda que o circuito equivalente da Fig. 11
apresenta trs variveis de estado (correntes nos indutores), o
que daria origem a um sistema de terceira ordem, entretanto,
como o sistema no apresenta neutro, surge uma restrio,
que definida por (3):
0 ) t ( I ) t ( I ) t ( I
c b a
= + +
(3)
Va(t)
Vb(t)
Vc(t)
Lc
Lb
La
VSa(t) VSb(t) VSc(t)
Fig. 11 - Circuito equivalente ao conversor apresentado na Fig. 10.
Ou seja, tem-se um sistema apenas de segunda ordem,
com duas variveis de estado independentes, j que a terceira
definida como uma combinao linear das outras duas.
Observando ento a Fig.11 , pode-se escrever:
| | | | | |
| | | | | |
| | | | | |
+ =
+ =
+ =
) t ( V ) t ( V ) t ( V ) t ( V ) t ( V ) t ( V
) t ( V ) t ( V ) t ( V ) t ( V ) t ( V ) t ( V
) t ( V ) t ( V ) t ( V ) t ( V ) t ( V ) t ( V
Sa Sc La Lc a c
Sc Sb Lc Lb c b
Sb Sa Lb La b a
(4)
Pode-se definir ainda:
=
=
=
) t ( V ) t ( V ) t ( V
) t ( V ) t ( V ) t ( V
) t ( V ) t ( V ) t ( V
Sa Sc Sca
Sc Sb Sbc
Sb Sa Sab
(5)
Onde obviamente tem-se:
0 ) t ( V ) t ( V ) t ( V
Sca Sbc Sab
= + + (6)
Desta forma, obtm-se um circuito ainda mais simples
para representar o modelo do conversor visto a partir do lado
CA, que apresentado na Fig.12. Pode-se escrever ento:
| | | |
| | | |
| | | |
+ =
+ =
+ =
) dundante (Re ) t ( V ) t ( V ) t ( V ) t ( V ) t ( V
) t ( V ) t ( V ) t ( V ) t ( V ) t ( V
) t ( V ) t ( V ) t ( V ) t ( V ) t ( V
Sca La Lc a c
Sbc Lc Lb c b
Sab Lb La b a
(7)
) ( t V
a
) ( t V
b
) ( t V
c
c
L
b
L
a
L
)
( t V
Sab
)
( t V
Sbc
Fig. 12 Circuito equivalente ao apresentado na Fig. 11.
Considerando ainda que L
a
=L
b
=L
c
=L, pode-se escrever:
| |
| |
| |
a b ab
La Lb a b
b c bc
Lb Lc b c
c a ca
Lc La c a
dI (t) dI (t) dI (t) d
V (t) V (t) L L L I (t) I (t) L
dt dt dt dt
V (t) V (t) L L L I (t) I (t) L
dt dt dt dt
V (t) V (t) L L L I (t) I (t) L
dt dt dt dt
= = =
= = =
= = =
(8)
Tem-se ento:
o
ab
ab o ab
bc
bc o bc
ca
ca o ca
dI (t)
V (t) L V D (t)
dt
dI (t)
V (t) L V D (t)
dt
dI (t)
V (t) L V D (t)
dt
(9)
Pode-se observar novamente que I
ab
(t)+I
bc
(t)+I
ca
(t)=0, ou
seja, umas das correntes fictcias pode ser escrita como uma
combinao linear das outras duas, concluindo-se ento que
se pode controlar, de forma independente, duas combinaes
linearmente independentes das correntes de entrada, o que
suficiente para garantir o formato senoidal das trs correntes
de entrada.
Observa-se no entanto, que as razes cclicas D
ab
(t), D
bc
(t)
e D
ca
(t) so obviamente fictcias, sendo elas o resultado de
combinaes das razes cclicas reais D
a
(t), D
b
(t) e D
c
(t). No
entanto, a partir das razes cclicas fictcias pode-se
facilmente determinar as razes cclicas reais. Todavia deve-
se ter em mente que esta metodologia de controle somente
seria factvel utilizando processadores digitais de sinal
(DSP), utilizando controle digital.
B. Obteno da Funo de Transferncia Simplificada
Pode-se ainda obter um modelo simplificado de pequenos
sinais, onde se poderia supostamente controlar de forma
independente as trs correntes de entrada. Desta forma, da
Fig. 11, tem-se:
) t ( V ) t ( V ) t ( V
) t ( V ) t ( V ) t ( V ) t ( V ) t ( V ) t ( V
Sc Lc c
Sb Lb b Sa La a

= =
(10)
Logo, a soma das trs expresses igual ao triplo de uma
delas:
| | | |
| | | |
a La Sa a b c
La Lb Lc Sa Sb Sc
3 V (t) V (t) V (t) V (t) V (t) V (t)
V (t) V (t) V (t) V (t) V (t) V (t)
= + +
+ + + +
(11)
Alm disso, considerando-se que a alimentao seja
perfeitamente senoidal e equilibrada, lembrando que no h
presena de neutro e tendo L
a
=L
b
=L
c
pode-se afirmar que:
a b c
V (t) V (t) V (t) 0 + + =
(12)
La Lb Lc La Lb Lc
I (t) I (t) I (t) 0 V (t) V (t) V (t) 0 + + = + + =
(13)
Obtm-se ento:
| | | |
a La Sa Sa Sb Sc
3 V (t) V (t) V (t) V (t) V (t) V (t) 0 + + + =
(14)
Logo:
0 ) t ( V ) t ( V ) t ( V 2
dt
) t ( dI
L 3 ) t ( V 3
Sc Sb Sa
La
a
= + +
(15)
Ou:
| | | |
| |
a b
La
a o
c
2 1 D (t) 1 D (t)
dI (t)
3 V (t) 3 L V 0
dt 1 D (t)
+

+ =
`
+

)
(16)
A partir de (16), aplica-se um modelo de pequenos sinais,
para um curto intervalo de tempo, onde a tenso de
alimentao V
a
(t) pode ser considerada constante. Alm
disso, ser inserida neste ponto a simplificao desta anlise,
considerando-se que D
b
(t) e D
c
(t) (ou a soma delas)
permanece constante, de forma que se obtm ento:
| | | |
| |
a
La
o
2 0 d (t) 0 0
di (t)
3 0 3 L V 0
dt 0 0
+

+ =
`
+

)
(17)
La
o a
di (t)
3 L V 2 d (t) 0
dt
+ =
(18)
Aplicando a transformada de Laplace:
La o a
3 L s i (s) V 2 d (s) =
(19)
De forma anloga, obtm-se o mesmo resultado para as
fases b e c, obtendo-se ento a funo de transferncia:
o
V i(s)
3 d(s)
s L
2
=
| |
|
\ .
(20)
O resultado obtido em (20) corresponde prpria funo
de transferncia do conversor Boost CC-CC convencional, a
no ser pelo fato de apresentar uma indutncia equivalente
50% maior que a indutncia fsica.
Deve-se observar que para conversores 2 nveis, V
O
representa a tenso total de sada, enquanto que para
conversores 3 nveis, V
O
representa a tenso de sada apenas
em um dos barramentos, de forma que se pode considerar V
O
como metade da tenso total de sada.
Com esta funo de transferncia simplificada pode-se
projetar os controladores de corrente e obter bons resultados
prticos, no entanto deve-se ter cincia de que esta
simplificao pode acarretar alguns problemas, como
deformaes nas correntes de entrada, pois se est
desprezando o acoplamento entre as funes de transferncia.
Na verdade os controladores no atuaro realmente de
forma independente, mas iro sim interagir.
C. Obteno do Modelo do Conversor a Partir da Sada CC
Sejam as tenses de alimentao definidas por:
( )
( )
( )
a P
b P
c P
V (t) V sen t
V (t) V sen t 120
V (t) V sen t 120
=
= +
(21)
Tem-se ento:
( )
( )
( )
ab P
bc P
ca P
V (t) 3 V sen t 30
V (t) 3 V sen t 90
V (t) 3 V sen t 150
= +
(22)
Considera-se ainda que os controladores de corrente
garantem seu formato senoidal, sem defasamento em relao
s tenses de alimentao, desta forma tem-se:
( )
( )
( )
a P
b P
c P
I (t) I sen t
I (t) I sen t 120
I (t) I sen t 120
=
= +
(23)
Assim sendo, pode-se definir a potncia mdia de entrada
por:
o
IN P P
P 3
P V I
2
= =
(24)
Onde:
P
IN
Potncia mdia de entrada;
P
O
Potncia mdia de sada;
Rendimento total da unidade retificadora;
Logo:
o
o
P
P
2 P
I
3 V
=

(25)
Pode-se escrever ainda:
( )
( )
( )
o
ab
P
o
bc
P
o
ca
P
2 P
I (t) sen t 30
3 V
2 P
I (t) sen t 90
3 V
2 P
I (t) sen t 150
3 V

= +
(26)
A partir da Fig. 12, tem-se:
ab
ab Sab
bc
bc Sbc
ca
ca Sca
dI (t)
V (t) L V (t)
dt
dI (t)
V (t) L V (t)
dt
dI (t)
V (t) L V (t)
dt
= +
= +
= +
(27)
Logo:
ab
ab
ab
o
bc
bc
bc
o
ca
ca
ca
o
dI (t)
V (t) L
dt
D (t)
V
dI (t)
V (t) L
dt
D (t)
V
dI (t)
V (t) L
dt
D (t)
V
(28)
Desta forma, substituindo-se (26) e (27) em (28), obtm-
se:
( ) ( )
( ) ( )
( ) ( )
o P
ab
o P o
o P
bc
o P o
o P
ca
o P o
L 2 P 3 V
D (t) sen t 30 cos t 30
V 3 V V
L 2 P 3 V
D (t) sen t 90 os t 90
V 3 V V
L 2 P 3 V
V 3 V V

= + +
(29)
Pode-se simplificar ainda (29):
( ) ( )
( ) ( )
( ) ( )
o P
ab 2
o p
o P
bc 2
o p
o P
ca 2
o p
2 L P 3 V
V 3 V
2 L P 3 V
V 3 V
2 L P 3 V
V 3 V
(

= (

(

(

= + + (

(
(

= (

(
(30)
Em (30) apresenta-se o comportamento das razes
cclicas, vlido para qualquer instante do perodo da rede,
para o conversor operando em regime permanente.
Pode-se observar claramente a forma como as razes
cclicas controlam diretamente o fluxo de potncia ativa da
alimentao para a carga, atravs da amplitude dos cossenos
das razes cclicas.
Ainda, a partir do circuito da Fig.10, pode-se observar que
a corrente total de sada I
O
(t) dada por:
| | | | | |
o a a b b c c
I (t) I (t) 1 D (t) I (t) 1 D (t) I (t) 1 D (t) = + +
(31)
Sabe-se ainda que:
| |
| |
a a b b c c
ab ab bc bc ca ca
I (t) D (t) I (t) D (t) I (t) D (t)
1
I (t) D (t) I (t) D (t) I (t) D (t)
3
+ + =
+ +
(32)
Logo, lembrando que a soma das trs correntes de entrada
nula, tem-se:
| |
o ab ab bc bc ca ca
1
I (t) I (t) D (t) I (t) D (t) I (t) D (t)
3
= + +
(33)
Substituindo (30) e (26) em (33) e utilizando identidades
trigonomtricas, obtm-se:
P P
o
o
3 V I
I (t)
2 V

=
(34)
Deve-se observar que I
O
(t), apresentada em (34),
representa a corrente instantnea de sada, ou seja,
desprezando as componentes de alta frequncia (comutao),
a corrente de sada constante e diretamente proporcional
amplitude das correntes de entrada. Considera-se ento que a
malha de tenso apresente como varivel de controle a
amplitude das correntes de entrada, de forma que se
multiplica esta amplitude pelas tenses de alimentao, para
definir as referncias das correntes de entrada. Tem-se ento:
o P
P o
I (s) 3 V
I (s) 2 V
(35)
Alm disso, considerando uma carga resistiva e um
modelo simplificado dos capacitores de sada, levando em
conta apenas a resistncia srie equivalente, tem-se:
o o eq
V (s) I (s) Z =
(36)
Onde:
1
o
eq
SE o eq
s C 1
Z
s R C 1 R
= +
(
+
(

(37)
Pode-se definir ainda a resistncia de carga equivalente
por:
o
2
o
o
P
V
R = (38)
Assim, obtm-se:
( )
2
o
SE o
o o
2
o o o SE o
2
o o
V
s R C 1
V (s) P
I (s) C V R P
s 1 1
P V
+
=
| |
+ +
|
\ .
(39)
Finalmente multiplicando-se (39) por (35), obtm-se:
( )
2
o
SE o
o o o o P
2
o P P o o o SE o
2
o o
V
s R C 1
V (s) I (s) V (s) P 3 V
I (s) I (s) I (s) 2 V C V R P
s 1 1
P V
+
= =
| |
+ +
|
\ .
(40)
Logo:
| |
SE o o P o
2
P o
o o SE o
2
o o
s R C 1 V (s) 3 V V
I (s) 2 P
C V R P
s 1 1
P V
+
=
( | |
+ +
( |
\ .
(41)
Desta forma, pode-se implementar trs malhas de corrente
independentes e uma nica malha externa de tenso, onde a
o
varivel de controle da malha de tenso - I
P
(t) -
multiplicada pelas tenses de entrada, definindo ento as
referncias para as malhas de corrente.
IV SNUBBER PASSIVO NO-DISSIPATIVO
Em sua forma original, a topologia do retificador trifsico
apresenta suas comutaes dissipativas. Para elevar o
rendimento da estrutura, um circuito de ajuda comutao
ser introduzido nesta seo, representado para uma das fases
do conversor. O circuito adotado possui caractersticas muito
interessantes, j que composto apenas por componentes
passivos e permite o natural reaproveitamento da energia
armazenada nos capacitores e indutores de comutao.
Observa-se na Fig. 13 que a fonte de entrada e o indutor
foram representados por uma fonte de corrente, simplificao
factvel, pois a freqncia de comutao muito maior do
que a freqncia da rede de alimentao. A tenso de sada
considerada como uma fonte de tenso constante, todos os
componentes so ideais e a representao feita vlida para
todos os braos do retificador.
O capacitor C
s11
auxilia durante o bloqueio do interruptor,
controlando a derivada de crescimento da tenso. O indutor
L
s1
auxilia durante a entrada em conduo do interruptor,
permitindo que a tenso decresa at zero instantaneamente.
O capacitor C
s12
possui valor maior do que o capacitor C
s11
,
permitindo, com o auxlio do indutor L
s1
, que a energia
envolvida nas comutaes seja entregue para a sada do
retificador. Nota-se tambm, que as perdas por comutao do
diodo D
1
tambm so reduzidas com a utilizao deste
Snubber, pois a derivada de crescimento da tenso durante o
bloqueio do mesmo pode ser controlada atravs dos
capacitores auxiliares.
1
a
etapa (t
0
, t
1
)
Durante a primeira etapa o interruptor S
1
est conduzindo,
a tenso sobre o capacitor C
s11
nula e a tenso sobre o
capacitor C
s12
V
x
(remanescente da ltima etapa). A Fig 13
apresenta esta etapa de funcionamento.
2
a
etapa (t
1
, t
2
)
No instante t
1
, o interruptor S
1
comandado ao bloqueio,
colocando em conduo o diodo D
s13
. Assim, inicia-se a
carga de forma linear do capacitor C
s11
. A Fig. 13 apresenta
esta etapa de funcionamento.
3
a
etapa (t
2
, t
3
)
No instante t
2
, o diodo D
s11
entra em conduo, iniciando
a descarga de forma ressonante do capacitor C
s12
. O capacitor
C
s11
continua carregando-se, at atingir a tenso de sada V
o
,
dando incio a prxima etapa de funcionamento. Esta etapa
de funcionamento est representada na Fig. 13.
4
a
etapa (t
3
, t
4
)
Esta etapa de funcionamento apresentada na Fig. 14. No
instante t
3
, o diodo D
s12
entra em conduo. A tenso no
capacitor C
s12
e a corrente no indutor L
s1
variam de forma
ressonante. Esta etapa finda quando a tenso sobre o
capacitor C
s12
anula-se.
5
a
etapa (t
4
, t
5
)
Durante esta etapa de operao, a corrente que circula
atravs do indutor L
s1
cresce at atingir o valor da corrente I
a
,
dando incio a prxima etapa. A Fig. 14 apresenta este estado
topolgico.
6
a
etapa (t
5
, t
6
)
Durante esta etapa de operao no ocorre mudana em
nenhuma varivel de estado. Sendo que a durao desta etapa
dependente do comando dos interruptores, ou seja da razo
cclica. A representao desta etapa de funcionamento est
apresentada na Fig. 14.
7
a
etapa (t
6
, t
7
)
Esta etapa de funcionamento tem incio quando o
interruptor S
1
comandado a conduzir. A tenso sobre o
interruptor S
1
cai instantaneamente a zero, devido a presena
do indutor L
s1
, propiciando sua comutao suave, uma vez
que a corrente que circula atravs do mesmo cresce com
derivada limitada por este indutor, transferindo-lhe a corrente
que circula atravs do diodo D
1
. A Fig. 15 mostra esta etapa
de funcionamento, que finda quando o diodo D
1
bloqueia-se.
8
a
etapa (t
7
, t
8
)
No instante t
7
a corrente no diodo D
1
zero. O capacitor
C
s11
descarrega-se enviando energia para o capacitor C
s12
e
para o indutor L
s1
. A corrente que circula atravs dos
elementos passivos varia de forma ressonante. Tem-se o
trmino desta etapa quando a tenso sobre o capacitor C
s11
torna-se nula. A Fig. 15 mostra esta etapa de funcionamento.
9
a
etapa (t
8
, t
9
)
Durante a nona etapa de funcionamento a energia
armazenada no indutor L
s1
transferida para o capacitor C
s12
.
O trmino desta etapa ocorre quando a corrente no indutor
L
s1
anula-se. A Fig. 15 mostra esta etapa de funcionamento.
Clculo dos Elementos Passivos do Snubber
A metodologia apresentada para o dimensionamento dos
elementos passivos deste snubber simplificada, entretanto
um dimensionamento mais rigoroso pode ser encontrado em
[8].
Com os valores de pico da corrente de entrada, a tenso
mdia de sada e as derivadas de tenso e corrente calcula-se
a indutncia L
s1
e as capacitncias C
s11
e C
s12
.
s1 o
dt
L V
di
=
(42)
s11
dt
C Ip
dv
=
(43)
s12 s11
C 4 C =
(44)
o
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
1 Etapa
a
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
2 Etapa
a
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
3 Etapa
a
Fig. 13 Circuitos equivalentes da 1
a
, 2
a
e 3
a
etapas de funcionamento.
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
4 Etapa
a
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
5 Etapa
a
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
6 Etapa
a
a
, 5
a
e 6
a

Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
7 Etapa
a
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
8 Etapa
a
Ia
D1a D1b
D1c D1d
D1 Ds11
Ds12
Ds13
Cs11
Cs12
Vo
D4
S1
+
-
+
-
+ -
Ls1
9 Etapa
a
a
, 8
a
e 9
a
V PROCEDIMENTO DE PROJETO E RESULTADOS
EXPERIMENTAIS DA TOPOLOGIA 2 NVEIS
ESCOLHIDA
Um prottipo da topologia dois nveis escolhida (Fig. 4)
foi projetado, implementado e testado. Sejam as seguintes
especificaes do conversor:
max
o rede ret cc cc s
a,b,c a,b,c L ef
P 6 kW; f 60 Hz; 0,88; f 50 kHz;
i 10% i ; V 220V (+20% -30%)
= = = = =
= =
Onde V
L
a tenso de linha eficaz nominal; i, o ripple
relativo a corrente de pico mxima de entrada.
Para estipular o rendimento, considerou-se que um
conversor CC-CC esteja conectado ao retificador e que o
rendimento global seja de no mnimo 88%, conforme os
padres Telebrs.
O valor de pico mximo e mnimo da tenso de linha e de
fase calculado como segue:
pico
max
L L
V 2 V 1, 2 2 220 1, 20 373, 4V = = =
(45)
pico
min
L L
V 2 V 0, 7 2 220 0, 7 217, 8V = = =
(46)
pico
max
pico
max
L
f
V
373
V 215V
3 3
= = =
(47)
pico
min
pico
min
L
f
V
217
V 125, 7V
3 3
= = =
(48)
A tenso no barramento CC do retificador deve ser maior
que o valor de pico mximo da tenso de linha. Ento defini-
se este valor 20% acima da tenso de linha mxima.
pico
max
o L
V V 1, 2 373 1, 2 450V = = (49)
A corrente de pico mxima calculada a seguir,
considerando que Po seja a potncia na sada do suposto
conversor CC-CC.
picomax
picomin
3
o
a,b,c
f
P 2 2 6 10
I 36,16A
3 V 3 125, 7 0, 88
= = =

(50)
o
O valor mnimo da indutncia de entrada do retificador,
determinado para o setor de operao em que ocorre a maior
ondulao pode ser calculado por (51).
pico pico
min min
a,b,c
s a,b,c o
Vf Vf
3
L 1 400 H
f i 2 V
| |
=
|

\ .
(51)
A. Controle do Retificador
A estratgia utilizada para controlar o retificador a dois
nveis, aproxima-se muito do que convencionalmente
utilizado nos retificadores monofsicos. Isto , foram
utilizados trs circuitos integrados UC3854, onde cada qual
controla uma corrente de entrada. Apenas um dos circuitos
integrados controla a tenso de sada do conversor, gerando
a referncia de corrente para os outros dois. Uma malha de
feed-forward comum a todos tambm foi utilizada. As
tenses de referncia senoidais so obtidas da prpria rede
atravs de uma conexo / de trs transformadores, j que o
neutro no se faz presente neste sistema.
B. Projeto das Malhas de Corrente
A fim de garantir a fidelidade do sinal e o isolamento do
estgio de controle, sensores de efeito Hall foram utilizados
para realizar a amostragem das correntes de entrada e da
tenso de barramento. A Fig. 16 representa a estratgia de
controle para uma das fases.
CZ
CP
+
-
RZ
+
-
La Lb Lc
Vc Vb Va
RMO
Ri1
Iref
RCI
-
Vo
ic
'
ia ib ic
S3
S1
S2
S3
+
Fig. 16 Estratgia de controle das correntes.
A funo de transferncia para o controle das correntes do
retificador est apresentada em (52), onde k
is
e V
T
so o
ganho do sensor de corrente e o valor de pico da dente de
serra do modulador, respectivamente.
( )
( )
( )
f o is
i
a,b,c T
i s 2V k
G s
D s s 3 L V
= =
(52)
i 6
450 0, 05
G (s)
5, 2 s 3 400 10
=

(53)
Adotando-se uma valor comercial para R
CI
, define-se R
MO
,
como segue:
MO CI
R R 5, 6 k = =
(54)
A fim de assegurar que o ganho na faixa plana do
compensador seja de 20 dB, determina-se R
Z
.
20
20
Z CI
R 10 R 56k = =
(55)
O zero do controlador de corrente posicionado em 2,8
kHz. Assim, a capacitncia C
Z
pode ser calculada conforme
(56) e (57).
zi
Z Z
1
f 2800Hz
2 R C
= =
(56)
9
Z 3
1
C 1 10 F
2800 2 56 10

=

(57)
O plo do controlador de corrente posicionado em 20
vezes a freqncia do zero, isto 56kHz. Assim, a
capacitncia C
P
calculada em (58) e (59):
Z
P
I Z Z
C
C
2 fp R C 1
=

(58)
9
12
P 9
1 10
C 56 10 F
2 56000 56000 1 10 1
=

(59)
A funo de transferncia do controlador est representada
por (60). A Fig. 17 mostra o diagrama de Bode de ganho das
funes de transferncia do conversor, controlador e FTLA
i
.
O diagrama de Bode de fase est representado pela Fig. 18.
Nota-se que a freqncia de cruzamento da FTLA
i
ocorre em
aproximadamente 1/5 da freqncia de comutao, porm
pode tornar-se necessrio ajust-la durante a
experimentao.
( )
( )
( )
-6
i
-6 -6
1 s 56 10
H s
s 5,9 10 1 s 2,97 10
+
=
+
(60)
C. Projeto da Malha de Tenso do Barramento CC
Uma das principais vantagens da topologia utilizada
como retificador dois nveis, foi a reduzida ondulao de
baixa freqncia presente no barramento de sada do
conversor, a qual idealmente nula. Assim, no fosse a
limitao tecnolgica que restringe a corrente eficaz
circulante nos capacitores de sada, poderiam ser utilizados
valores reduzidos desta capacitncia, o que propiciaria um
controle relativamente mais rpido. Entretanto, foram
necessrios 3mF de capacitncia, obtida atravs da
associao (srie/paralela) de capacitores de 1000 F/250V.
O controlador de tenso adotado foi o mesmo utilizado para
o controle das correntes, ajustado de tal forma que a
freqncia de cruzamento em lao aberto da planta ocorresse
em 10 Hz.
Gi(s)
FTLAi(s)
Hi(s)
50
0
50
100
100 1k 10k 100k
f(Hz)
Fig. 17 Diagrama de Bode de mdulo de G
i
(s), H
i
(s) e FTLA
i
(s).
o
100 1k 10k 100k
200
150
100
50
0
o
o
o
o
o
FTLAi(s)
Hi(s)
Gi(s)
f(Hz)
Fig. 18 Diagrama de Bode de fase de G
i
(s), H
i
(s) e FTLA
i
(s).
D. Resultados Experimentais
Os principais resultados experimentais obtidos para esta
topologia so apresentados nesta seo. Os valores
comerciais utilizados para implementao do Snubber foram
os seguintes: C
s11
=33nF, C
s12
=150nF, L
s1
=4,5H.
Ia Ib Ic
Fig. 19 Corrente (20A/div.) das trs fases do retificador.
Na Fig. 19 so apresentadas as correntes das trs fases de
entrada do retificador. Por inspeo visual, pode-se notar
que os formatos so praticamente senoidais e defasados de
120
o
. Comprovando a caracterstica de elevado fator de
potncia atribuda aos retificadores com controle ativo da
corrente de entrada, mostra-se na Fig. 20 a tenso e a
corrente em uma das fases. A anlise harmnica destes
resultados apresentada na Tabela 1.
Na Fig. 21 tem-se um detalhe da tenso de sada e a
corrente da fase "a" do retificador. Nesta, observa-se a
reduzida ondulao de baixa freqncia na tenso de sada, o
que reduz em muito os esforos de controle caso um segundo
estgio seja conectado ao retificador, como em aplicaes
tpicas de telecomunicaes. O transitrio completo de
partida do retificador trifsico mostrado pela Fig. 22, em
que so monitoradas a corrente de uma das fases e a tenso
do barramento. Cabe observar que a pr-carga dos
capacitores do barramento foi realizada pelo mtodo
convencional, utilizando-se resistores e contactores.
Va
Ia
Fig. 20 Tenso da fase 1 (70V/div) e corrente de entrada
(20A/div).
Vo Ia
Fig. 21 - Detalhe da tenso de sada do retificador 1V/div e corrente
de uma das fases 20A/div.
A tenso sobre um dos diodos do retificador no
ultrapassa os 500V, garantindo uma boa margem de
segurana para o equipamento projetado, conforme pode ser
visto na Fig. 23. Na Fig. 24 apresenta-se a tenso sobre o
interruptor MOSFET da fase "a" do retificador. Nas suas
derivadas pode ser observada a influncia do circuito de
ajuda comutao.
Vo
Ia
Fig. 22 Transitrio de partida do retificador.
o
Fig. 23 Tenso sobre o diodo D
1
do retificador (com snubber).
Fig. 24 Tenso sobre um dos interruptores MOSFET do
retificador.
Tabela 1: Taxa de Distoro Harmnica (THD) das tenses e correntes de
entrada e fator de potncia (FP).
Fases TDH
V
TDH
i
FP
a 2,57% 5,04% 0,995
b 2,57% 5,66% 0,994
c 4,70% 5,68% 0,992
O comportamento do fator de potncia do retificador
frente a variaes de carga apresentado na Fig. 25, onde
percebe-se os excelentes resultados obtidos.
Fator de potncia para VL=220V
0,9
0,92
0,94
0,96
0,98
1
1,16 1,95 2,75 3,56 4,36 5,16 6
Po (kW)
FP
Fig. 25 Curva de fator de potncia das trs fases do retificador.
As curvas de rendimento do conversor so mostradas na
Fig. 27. Para as condies nominais de operao o
rendimento do retificador situou-se em torno de 95,6%, j
para a menor tenso eficaz de entrada, o redimento teve uma
reduo de aproximadamente dois pontos percentuais.
CURVA DE RENDIMENTO
80%
83%
85%
88%
90%
93%
95%
98%
6140 5960 5670 5260 4460 3560 1820 1670 870
Po [W]
%
VL=220V
VL=154V
Fig. 26 Curva de rendimento do retificador em funo da potncia

de sada, tomando-se como parmetro valores de tenso eficaz de
entrada.
VI - PROCEDIMENTO DE PROJETO E RESULTADOS
EXPERIMENTAIS DA TOPOLOGIA 3 NVEIS
ESCOLHIDA
A topologia trs nveis escolhida (Fig. 6) foi projetada e
testada. As especificaes so:
ef
min
L ef
max
L c b, a,
max
c b, a,
s ret rede o
V 320 V , V 530 V , i % 10 i
, kHz 70 f , 96 , 0 , Hz 60 f , kW 26 P
= = =
= = = =
Onde V
L
a tenso de linha eficaz e i a ondulao
relativa a corrente de pico mxima de entrada.
O valor de pico mximo e mnimo da tenso de linha e de
fase calculado como segue:
V 750 530 2 V 2 V
max
L
max
pico
L
= = = (60)
V 453 320 2 V 2 V
min
L
min
pico
L
= = = (61)
V 433
3
750
3
V
V
max
pico
L
max
pico
f
= = = (62)
V 262
3
453
3
V
V
min
pico
L
min
pico
f
= = = (63)
A tenso no barramento CC do retificador deve ser maior
que o valor de pico mximo da tenso de linha. A tenso de
barramento ento definida 20% acima da tenso de linha
mxima.
V 900 2 , 1 750 2 , 1 V V
max
pico
L o
= = = (64)
As correntes de pico mxima e minima so calculadas a
seguir:
A 69
262
96 , 0 10 26
3
2
V
P
3
2
I
3
min
pico
f
i
max
pico
c , b , a
=
= = (65)
A 42
433
96 , 0 10 26
3
2
V
P
3
2
I
3
max
pico
f
i
min
pico
c , b , a
=
= = (66)
O ganho calculado de acordo com a equao (67) e a
indutncia Boost de acordo com a equao (68).
72 , 1
262
450
V
2 V
min
pico f
o
= = = (67)
o
H 10 400
4
3 1
f I
2 V
L
6
2
s
max
c , b , a
o
c , b , a

|
|
.
|
\
|

= (68)
A. Controle do Retificador
O retificador a trs nveis tambm controlado
utilizando-se trs circuitos integrados do tipo UC3854B,
sendo um para cada fase.
O sinal de sincronismo para a gerao da corrente de
referncia obtido atravs de trs transformadores
monofsicos ligados em /. A tenso do barramento CC
controlada pelo 3854 da fase a, que tambm apresenta a
malha de feed-forward. O sinal de sada do controlador de
tenso e da malha de feed-forward ento entregue aos CIs
da fase b e c para a gerao das correntes de referncia.
B. Projeto das Malhas de Corrente
Assim como no retificador a 2 nveis, para o retificador a
3 nveis tambm necessrio se utilizar sensores de efeito
Hall para monitorar as correntes de entrada e as tenses no
barramento CC, garantindo o isolamento do estgio de
controle.
A funo de transferncia G
i
(s) calculada de acordo com
a equao (69).
( )
( )
( ) s
10 750
10 400 3 s
900
L 3 s
V
s D
s i
s G
3
6
c b, a,
o f
i

=

= =
=

(69)
Os resistores R
MO
, e R
CI
e R
z
so calculados como
mostrado a seguir, sendo que K
i
o ganho de amostra da
corrente de entrada:

= = =

k 22
10 4 , 281
10 60 45 , 116
i
K i
R R
6
3
max
mult.
i
ite lim
c , b , a
CI MO
(70)
= k 180 R 10 R
CI
20
18
z
(71)
O zero do controlador de corrente posicionado em 4kHz.
Assim, a capacitncia C
z
calculada:
z z
zi
C R 2
1
Hz 4000 f
= = (72)
F 10 220
10 180 2 4000
1
C
12
3
z

= (73)
O plo do controlador de corrente posicionado em
32kHz. Assim, a capacitncia C
p
calculada:
p z z
p z
pi
C C R 2
C C
Hz 32000 f
+
= = (74)
F 10 33
1 10 220 10 180 2 32000
10 220
C
12
12 3
12
p

=
(75)
A funo de transferncia do controlador e a funo de
transferncia de lao aberto so apresentadas em (76) e (77),
sendo V
T
o valor de pico do sinal dente de serra do
modulador.
( )
( )
( )
6 - 6 -
-6
i
10 5,1 s 1 10 5,6 s
10 39,6 s 1
s H
+
+
= (76)
( ) ( ) ( ) s H s G
V
K
s FTLA
i i
T
i
i
= (77)
A Fig. 27 mostra o diagrama de Bode de mdulo e a
Fig. 28 o diagrama de Bode de fase da funo de
transferncia do conversor, do controlador e da funo de
transferncia de lao aberto. A freqncia de cruzamento da
FTLA
i
ficou em 10kHz.
f (Hz)
100 1k 10k
-50
0
50
100
100k
Gi(s)
Hi(s)
FTLAi(s)
Fig. 27 Diagrama de Bode de mdulo de G
i
(s), H
i
(s) e FTLA
i
(s).
f (Hz)
100 1k 10k 100k
200
150
100
50
0
o
o
o
o
o
Gi(s)
Hi(s)
FTLAi(s)
Fig. 28 Diagrama de Bode de fase de G
i
(s), H
i
(s) e FTLA
i
(s).
C. Projeto da Malha de Tenso do Barramento CC
Para compor os capacitores de sada utilizada uma
associao srie/paralelo de capacitores de 10mF/250V da
Siemens (B43875), resultando em um capacitor total de
5mF/1000V.
O controlador adotado foi o mesmo utilizado para as
malhas de corrente e foi ajustado de tal forma que a
freqncia de cruzamento de ganho da FTLA
v
ocorresse em
aproximadamente 10Hz.
D. Projeto da Malha de Balanceamento das Tenses no
Barramento CC
O balanceamento das tenses dos capacitores do
barramento CC fundamental para que se garanta que todos
os semicondutores fiquem submetidos metade da tenso de
barramento. Esta malha j possui um integrador e portanto,
um controlador do tipo proporcional utilizado. O ganho do
controlador foi ajustado por simulao e no laboratrio.
E. Resultados Experimentais
Os resultados experimentais do retificador 3 nveis so
apresentados nesta seo. O circuito Snubber foi projetado de
acordo com [8], resultando em C
s11
=68nF, C
s12
=330nF e
L
s1
=2F.
Os resultados apresentados nas Figs. 30 a 32 so para a
tenso mnima de entrada ( ) V 262 V
min
pico
f
= . Na Fig. 29 so
apresentadas a tenso da rede na fase a e as correntes nas
trs fases. Pode-se obervar o elevado fator de potncia e a
defasagem de 120
o
entre as correntes. A anlise harmnica
das tenses e correntes de entrada apresentada na Tabela 2,
estando em conformidade com a norma
IEC-61000-3-4.
o
Va
Ia
Ic Ib
Fig. 29 Tenso da Rede na fase a (100V/div.) e correntes de
entrada nas trs fases (50A/div.).
Na Fig. 30 pode-se observar a tenso sobre o MOSFET
S
1a
da fase a, na qual verifica-se o controle das derivadas
de tenso proporcionado pelo circuito Snubber.
Fig. 30 Tenso na chave S
1a
(100V/div.).
Na Fig. 31 verifica-se que a tenso sobre o diodo Boost D
1
maior que a metade da tenso de barramento. Isto acontece
apenas nos diodos Boost (D
1
, D
2
, D
3
, D
4
, D
5
e D
6
) pois a
metade da tenso de barramento somada a tenso no
capacitor C
s12
, ao final da etapa 4 de operao do Snubber.
Fig. 31 Tenso no Diodo Boost D
1
(100V/div.).
Tabela 2: distoro harmnica das tenses e correntes de entrada e fator de
potncia.
Fases TDH
V
TDH
i
FP
a 2,45% 5,33% 0,992
b 2,50% 5,12% 0,998
c 2,85% 8,36% 0,995
Na Fig. 32 mostra-se o transitrio completo de partida do
retificador, apresentando-se a tenso em cada um dos
capacitores do barramento e a corrente em uma das fases. A
pr-carga dos capacitores do barramento realizada com
resistores e contactores. O retificador parte a vazio e aps a
estabilizao das tenso de barramento, pode-se colocar
carga.
Vc1
Vc2
Ia
Fig. 32 Transitrio de partida do retificador (100V/div., 20A/div.).
A curva de rendimento do retificador para a tenso
mnima de entrada apresentada na Fig. 33. O rendimento
para tenso mxima no foi medido, mas deve ser superior,
pois as correntes so menores.
93
93.5
94
94.5
95
95.5
96
96.5
97
97.5
98
0 5 10 15 20 25 30
320 Vef
Po (kW)
(%)
Curva de Rendimento
Fig. 33 - Curva de rendimento do retificador em funo da potncia,
para a tenso mnima de entrada.
VII CONCLUSO
Foram apresentadas algumas das principais topologias
encontradas na literatura, para conversores CA-CC PWM
trifsicos, dois e trs nveis, dentre as quais foram
selecionadas duas topologias, uma em 2 e outra em 3 nveis.
Os principais critrios utilizados na escolha destas topologias
foram: simplicidade, menor quantidade de componentes e
menores esforos.
o
Na sequncia foi apresentada uma modelagem genrica
para estes conversores, apresentando-se um modelo completo
e outro simplificado, sendo utilizado este ltimo para projetar
os controladores.
Foi apresentado ainda um Snubber passivo no
dissipativo, para garantir a comutao suave dos
interruptores, reduzindo as perdas por comutao.
Finalmente, apresenta-se o projeto e os resultados
experimentais obtidos, a partir de dois prottipos
implementados, um 2 nveis de 6kW e outro 3 nveis de
26kW.
Observou-se uma pequena distoro nas correntes de
entrada obtidas experimentalmente, em relao s observadas
em simulao. Isto se deve principalmente s distores das
tenses da rede de alimentao, combinada ao fato de se ter
utilizado o modelo simplificado do conversor, de forma que
os controladores no agem de forma independente, mas
interagem entre si. Mesmo assim, ambos os resultados
atendem a norma IEC 61000-3-4.
REFERNCIAS BIBLIOGRFICAS
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Converters, Applications, and Design, John Wiley & Sons, 1989.
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current source inverters, Conf. Rec. of IEEE-IAS Annual Meeting,
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PWM inverter, IEEE Trans. Ind. Appl., vol 17, no. 5, pp.518-523,
Sept/Octo, 1981.
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Rectifiers for Power Factor Correction, Volume V, VPEC
Publication Series.
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Type Rectifier, IEEE Trans. Ind. Appl., vol. 31, no. 1,
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Factor PWM Rectifier, 28
th
Power Conversion Conference,
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Unidirecional, Fator de Potncia Unitrio e Alto Rendimento para
Aplicao em Centrais de Telecomunicao, Dissertao de
Mestrado, INEP/EEL/UFSC, Abril/2002.
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Trifsicos Empregando a Transformao de Park, Dissertao de
Mestrado, INEP/EEL/UFSC, Novembro/2001.
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Model of the PWM Switch: Parts I and II, IEEE Trans. Aerospace
and Electronic Systems 26, May 1990, pp. 490-505.
DADOS BIOGRFICOS
Ivo Barbi recebeu os graus de Engenheiro Eletricista e
Mestre em Engenharia Eltrica em 1973 e 1976,
respectivamente, pela Universidade Federal de Santa
Catarina, e o grau de Doutor em Engenharia pelo Institut
National Polytechnique de Toulose, Frana, em 1979. Ivo
Barbi fundou a Sociedade Brasileira de Eletrnica de
Potncia (SOBRAEP) e o Instituto de Eletrnica de Potncia
da Universidade Federal de Santa Catarina. Atualmente ele
Professor Titular em Eletrnica de Potncia. Desde 1992 ele
Editor Associado na rea de Conversores de Potncia da
IEEE Transactions on Industrial Electronics. Seus campos de
interesse so conversores estticos para alta freqncia e alto
rendimento e correo do fator de potncia de fontes de
alimentao.
Yales Rmulo Novaes, Nasceu em Indaial - SC, concluiu o
curso em Engenharia Eltrica Industrial pela FURB -
Universidade Regional de Blumenau em 1998 e o mestrado
no Instituto de Eletrnica de Potncia - INEP na
Universidade Federal de Santa Catarina em 2000. Entre 2000
e 2001 trabalhou como engenheiro de desenvolvimento no
INEP onde atualmente est realizando seu doutoramento em
eletrnica de potncia, pesquisando na rea de clulas
combustvel. Suas reas de interesse so: clulas a
combustvel, retificadores com alto fator de potncia,
inversores, comutao suave e conversores para
telecomunicaes.
Fabiana Pttker de Souza recebeu os graus de Engenheira
Eletricista, Mestre e Doutora em Engenharia Eltrica em
1995, 1997 e em 2000, respectivamente, pela Universidade
Federal de Santa Catarina. Atualmente Professora
substituta na Universidade Federal de Santa Catarina (UFSC)
e Engenheira de Desenvolvimento no INEP-UFSC. Suas
reas de interesse incluem correo do fator de potncia de
fontes de alimentao e filtros ativos.
Deivis Borgonovo Nasceu em Rio do Sul SC em 1977,
recebeu os graus de Engenheiro Eletricista e Mestre em
Engenharia Eltrica em 1999 e 2001 respectivamente, pela
Universidade Federal de Santa Catarina UFSC -.
Atualmente doutorando no Instituto de Eletrnica de
Potncia INEP na UFSC. Suas reas de interesse incluem
correo de fator de potncia, retificadores trifsicos com
alto fator de potncia e controle de conversores estticos.
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002 15
IMPLEMENTAO E CONTROLE DE
RETIFICADOR TRIFSICO DE ALTA QUALIDADE COM COMUTAO EM
BAIXA FREQNCIA
Joanna A. G. Marafo Jos Antenor Pomilio Giorgio Spiazzi
DSCE FEEC UNICAMP
C.P. 6101
13081-970 Campinas SP
Brasil
Universidade de Pdua
Via Gradenigo 6/a,
35131 Padova PD
Itlia
Resumo A implementao de um retificador trifsico de
10 kW de alta qualidade, baseado na ponte retificadora
convencional com a adio de uma clula de comutao
apresentada neste artigo. Comparado com outros
retificadores comutados na freqncia da linha, o circuito
proposto no viola os limites de distoro da corrente,
definidos na recomendao tcnica IEC 61000-3-4, em
nenhum nvel de potncia. A topologia permite ainda o
controle da tenso de sada, regulando-a contra variaes
na carga e na entrada. O controle feito com o auxilio de
um microcontrolador PIC17c756. Foi construdo um
prottipo e os resultados confirmam a anlise terica.
Abstract This article presents the implementation of a
10 kW high-quality three-phase diode rectifier, based on
a conventional rectifier with an add-on cell with line-
frequency commutated AC switches. As compared to
other line-frequency commutated rectifiers, the proposed
circuit allows compliance with the low-frequency
harmonic limits defined in the technical report
IEC 61000-3-4 for any power range. Additionally it is
possible to control the output voltage, rejecting load and
input voltage variations. The control was made with the
microcontroler PIC17c756. A prototype was built and
tested. The results confirm the theoretical analysis.
I. INTRODUO
Estudos vm demonstrando que cada vez maior o
percentual de cargas eltricas que utilizam algum tipo de
conversor eletrnico de potncia. Estimativas indicam que
aproximadamente 50% de toda a energia eltrica consumida
passe por algum tipo de processamento eletrnico [1].
Em grande parte destas cargas, sejam industriais ou
residenciais, tem-se a presena de um estgio retificador na
conexo com a rede, com a alimentao da carga sendo feita
a partir da tenso contnua obtida em sua sada (conversores
de freqncia, UPSs, equipamentos de informtica, udio,
vdeo, iluminao, etc.).
A estrutura mais simples para tais retificadores, desde que
no seja necessrio um ajuste no valor da tenso contnua, a
de um retificador com um filtro capacitivo. No entanto, sabe-
se que tais circuitos, sejam eles monofsicos ou trifsicos,
apresentam um baixo fator de potncia (em torno de 0,6) e
distoro harmnica na corrente que em muito excede os
limites estabelecidos por normas ou recomendaes
internacionais, como IEC 61000-3-2 [2] e IEC 61000-3-4 [3].
Indutores e capacitores podem ser utilizados em conjunto
com pontes retificadoras para melhorar a forma de onda da
corrente de entrada. A simples adio de um indutor na
entrada da ponte de diodos j causa uma melhora: diminui a
distoro da forma de onda da corrente e o fator de potncia
se eleva.
Os atrativos do uso de filtros LC para melhorar o fator de
potncia so sua simplicidade, baixas perdas e confiabilidade,
devido ausncia de elementos ativos. No entanto, tambm
apresentam inmeras desvantagens que limitam sua
aplicao, como resposta dinmica pobre, so pesados e
volumosos, no possibilitam regulao de tenso, afetam as
formas de onda na freqncia fundamental e seu correto
dimensionamento no simples.
As solues ativas so mais vantajosas. Topologias com
chaveamento em alta freqncia levam a uma drstica
reduo nos valores dos elementos passivos (indutores e
capacitores) utilizados, mas podem produzir problemas de
interferncias eletromagnticas.
As topologias com chaveamento em baixa freqncia
apresentam uma reduo nas perdas por comutao e
produzem menos interferncia eletromagntica. Embora os
elementos magnticos sejam maiores dos que os usados nos
retificadores com comutao em alta freqncia, possvel
que o volume total do retificador seja menor, pela
minimizao de filtros de EMI (do ingls Electromagnetic
Interference) e pela minimizao dos dissipadores de calor
[4].
Uma das tcnicas para minimizao da distoro da
corrente a injeo de uma corrente na freqncia do terceiro
harmnico na entrada do retificador [5-7], a qual resulta
numa forma de onda com um valor de distoro harmnica
total (THD, Total Harmonic Distortion) prxima a 5%.
Em [5] tal corrente de entrada gerada no estgio CC do
retificador, atravs de dois conversores tipo boost. A injeo
de terceiro harmnico na entrada feita atravs de trs ramos
L-C. Esta mesma topologia pode ser usada como inversor [6].
Porm apresenta algumas desvantagens: em aplicaes de
potncia elevada, os elementos magnticos podem apresentar
um volume grande e existe a possibilidade de ocorrer uma
ressonncia devido interao entre a impedncia da rede e a
do ramo L-C.
Com a utilizao de um transformador Zig-zag [7] para
fazer a injeo de terceiro harmnico, afasta-se a
possibilidade de ressonncia. A principal vantagem desta
topologia que sua operao independe da impedncia da
linha, mas exige um transformador especial.
Em [8], tem-se um retificador de 12 pulsos com um
autotransformador com dois enrolamentos por fase.
Novamente tem-se um elemento magntico relativamente
complexo sem possibilidade de controle da tenso de sada.
Em [9] tem-se um circuito que permite, sem alteraes
significativas na topologia bsica do retificador, elevar o
fator de potncia. A idia forar a existncia de uma
corrente na fase que estaria desconectada sem alterar o
comportamento da sada. No entanto, aparecem picos de
tenso sobre os componentes nos momentos de abertura dos
interruptores, devido ao desequilbrio instantneo das
correntes, os quais devem ser limitados por circuitos snubber.
Outra desvantagem a necessidade da alimentao ser feita
com neutro acessvel, pelo qual circula uma corrente de
terceiro harmnico de amplitude significativa.
Visando eliminar alguns destes problemas, foi
desenvolvido o conversor Curi [10]. A principal diferena
que neste caso existe um caminho para a corrente presente
nos indutores quando o interruptor deixa de conduzir. A
continuidade se d pela conduo dos diodos da ponte
retificadora trifsica, passando pelos capacitores de filtro. O
capacitor de sada deve ser substitudo por dois capacitores,
criando um ponto mdio, ou seja, h necessidade de
interveno na topologia.
Topologicamente o conversor Curi idntico ao
retificador apresentado em [11]. A diferena entre ambos a
comutao, que em [11] feita em alta freqncia.
Este trabalho prope o desenvolvimento de um retificador
com uma estrutura similar quela apresentada em [10], mas
que assegura o atendimento das limitaes impostas pela
IEC 61000-3-4, alm de no exigir a alterao na topologia
de retificadores j existentes. Na presente proposta, os
indutores de entrada realizam uma ressonncia com os
capacitores adicionados no barramento CC, o que reduz o
contedo harmnico da corrente de entrada, para valores
abaixo do limite recomendado pela IEC 61000-3-4 para
qualquer nvel de potncia. No conversor Curi, como os
capacitores so de valor muito maior, os mesmos se
comportam como fontes de tenso, no se verificando formas
de onda suavizadas, tpicas das ressonncias, de maneira que
os limites de [3] nunca so atendidos para algumas ordens
harmnicas.
Outro aspecto refere-se aplicao de uma carga que
absorva corrente pulsada em alta freqncia. No conversor
Curi esta corrente circularia pelos dois capacitores, enquanto
na topologia proposta ocorre um desacoplamento dos
estgios de entrada e sada, concentrando-se os componentes
de alta freqncia no capacitor de sada, minimizando a
propagao de rudo para a rede.
A topologia proposta est apresentada na seo II. Nas
sees III e IV tem-se a descrio da construo do prottipo
e a implementao dos circuitos responsveis pela estrutura
de acionamento e controle do retificador trifsico proposto.
Na seo V so indicados procedimentos de projeto. Os
resultados obtidos experimentalmente esto apresentados na
seo VI.
II. TOPOLOGIA PROPOSTA
A topologia proposta est representada na Figura 1. Um
aspecto interessante desta topologia poder ser
implementada em retificadores j existentes, uma vez que os
elementos necessrios (interruptores e capacitores) podem ser
adicionados ao circuito original, sem necessidade de
mudanas significativas.
O papel dos interruptores (que devem ser bidirecionais em
tenso e corrente) fazer com que ocorra uma ressonncia
entre os indutores de entrada e os capacitores de sada,
possibilitando a existncia de corrente nas fases durante todo
o semiciclo, acompanhando a forma de onda da tenso,
conforme mostra a Figura 2.
A topologia de retificador trifsico proposta apresenta um
reduzido valor para as capacitncias C
1
e C
2
, (C
1
=C
2
)
responsveis pela ressonncia com o indutor de entrada
(L
1
=L
2
=L
3
) durante os intervalos de chaveamento. O
capacitor de sada, C
O
, em relao ao conversor Curi,
apresenta, para um mesmo ripple de sada, metade do valor
da capacitncia.
Como parmetro de qualidade, foram considerados os
limites fornecidos pela IEC 61000-3-4 apresentados na
Tabela I: Estgio 1: Valores de emisso de corrente para
conexo simplificada de equipamentos (S
equ
S
sc
/ 33), que
vlida quando a potncia aparente da carga menor que 3%
da potncia de curto circuito do alimentador. Cada limite
harmnico de corrente especificado como funo da
componente fundamental.
Figura 1 - Topologia proposta com diagrama de controle.
it
va
5 /6
2 /3
/2
/3
/6
0 00 0
1 2 3 4 5 6
vga
vgb
vgc
it
it
it
ia
Vo
v
1
v2
V1
Vo-V1
it
Figura 2 - De cima para baixo: Tenso da fase a; Corrente
da fase a; Tenso de sada; Tenses nos capacitores C
1
e C
2
e
sinais de comando para interruptores.
Tabela I - Valores de emisso de corrente para conexo
simplificada de equipamentos (S
equ
S
sc
/33)"
Ordem
harmnica
n
Corrente harmnica
admissvel
I
n
/I
1
*
%
Ordem
harmnica
n
Corrente harmnica
admissvel
I
n
/I
1
*
%
3 21,6 21 0,6
5 10,7 23 0,9
7 7,2 25 0,8
9 3,8 27 0,6
11 3,1 29 0,7
13 2 31 0,7
15 0,7 33 0,6
17 1,2
19 1,1 Ordem par 8/n ou 0,6
Os interruptores utilizados manobram uma pequena frao
da potncia total do conversor. Sua operao em baixa
freqncia praticamente elimina as perdas de chaveamento.
Em [12] pode-se encontrar a anlise matemtica e o
mtodo utilizado para projeto dos componentes deste
retificador.
A comutao confere topologia a capacidade de elevar a
tenso de sada acima dos valores que seriam obtidos
simplesmente com o filtro passivo.
O valor da elevao da tenso depende da indutncia de
entrada e do intervalo de conduo dos interruptores.
Controlando-se este intervalo possvel regular a tenso de
sada.
III. IMPLEMENTAO
A. Circuito de Sincronismo
Sua funo detectar a passagem da tenso de cada uma
das fases da rede eltrica por zero e sinalizar ao
microcontrolador para que este possa gerar os pulsos de
comando adequados.
As tenses da rede eltrica so obtidas atravs de um
transformador trifsico que isola e reduz o valor da tenso de
entrada. Existe um circuito de sincronismo para cada fase.
A deteco dos momentos da passagem das tenses de
fase por zero feita atravs de comparadores analgicos. Os
rudos de alta freqncia so descartados por um filtro RC
sem inserir atraso significativo.
B. Circuito de Interface da Tenso de Sada
Este circuito faz a adaptao do nvel da tenso de sada
do conversor, a qual ser amostrada, a um nvel de tenso de
entrada admissvel ao conversor analgico-digital do
microcontrolador, que de 5V.
Como o sinal de sada apresenta um ripple em 360Hz, foi
necessrio implementar um filtro passa-baixas de primeira
ordem para atenu-lo, com freqncia de corte do filtro de
36Hz.
C. Circuito de Controle
Este circuito responsvel pelos clculos e pela gerao
dos pulsos de comando dos interruptores e foi implementado
com o microcontrolador PIC 17c756a.
O sinal da tenso de sada subtrado da referncia e o
erro resultante aplicado a um controlador do tipo
proporcional-integral (PI). O sinal de controle resultante ir
determinar o momento do incio de conduo dos
interruptores e o tempo que estes permanecero conduzindo,
entre 0 e /6, para obter a tenso de sada desejada. A
informao de cruzamento por zero proveniente do circuito
de sincronismo.
D. Circuito de Acionamento
Sua funo acionar os interruptores, seguindo o
comando do circuito de controle. Para fazer a isolao dos
interruptores em relao ao microcontrolador foram
utilizados isoladores pticos.
Os interruptores auxiliares Sa, Sb e Sc so bidirecionais
em tenso e corrente, formados por uma ponte retificadora
monofsica SKB 15/04 e IGBT IRG4PC50UD. Permite que a
corrente flua em ambos os semiciclos, possibilitando a troca
de energia entre os indutores de entrada e os capacitores. A
freqncia de comutao dos IGBTs de 120Hz, com tempo
de conduo mximo de 1,388ms, que corresponde a 30 do
ciclo da rede.
IV. ASPECTOS GERAIS DO CONTROLE
O controle deste retificador foi feito com o uso do
microcontrolador PIC 17c756a. Embora nem todos os
recursos disponveis sejam necessrios para esta aplicao,
sua utilizao levou em conta a uniformizao de plataformas
usadas em vrios projetos em andamento no laboratrio. Para
melhor compreenso o diagrama em blocos do controle
apresentado na figura 3 e, a seguir, tem-se uma breve
explicao de cada uma das etapas.
A. Inicializao das variveis
A primeira etapa do controle digital a inicializao de
algumas variveis, calculadas previamente, que permitiro o
correto funcionamento do retificador, a habilitao ou
desabilitao das interrupes, a configurao do timer e das
portas de entrada/sada (I/O).
B. Leitura da tenso de sada
Aps a inicializao do programa e sempre que um novo
ciclo de programa se inicia, o conversor analgico/digital faz
a leitura da tenso de sada.
Figura 3 - Diagrama de Blocos do controle.
C. Compensador PI
O compensador escolhido para ser implementado do tipo
proporcional-integral.
A tenso de erro Ve calculada a partir da tenso de sada
Vs, obtida pelo conversor A/D e a tenso de referncia Vref,
previamente determinada e inserida na rotina de
inicializao.
gerada uma varivel de controle Vc que ser usada para
os clculos da largura de pulso do comando.
D. Clculo da largura de pulso
Para o controle dos interruptores optou-se pela modulao
por largura de pulso (PWM) para variarmos o tempo em que
os interruptores permanecem conduzindo.
O sinal de controle dos interruptores obtido de forma
anloga comparao do sinal de controle proveniente do
controlador PI com uma onda portadora triangular, de
freqncia f = 360Hz. Considerando que as tenses fase-
neutro nas trs fases evoluem na seqncia Va, Vb e Vc, os
interruptores sero disparados na seqncia Sa, Sc e Sb,
conforme mostra a figura 2.
A estratgia de controle adotada para regular a tenso de
sada atrasa o instante de conduo dos interruptores em
relao ao instante do cruzamento da respectiva tenso de
fase por zero, enquanto que o instante em que deixam de
conduzir mantido constante.
Aps os clculos necessrios para a modulao, so feitas
duas verificaes:
1. se existe a necessidade de conduo de um dos
interruptores auxiliares, pois para cargas leves a tenso
de sada tende a aumentar, sendo necessrio diminuir ou
at mesmo suprimir o tempo de conduo dos
interruptores.
2. se existe atraso, em relao ao cruzamento por zero da
tenso, no instante de conduo dos interruptores, pois
na potncia nominal o tempo de conduo mximo e os
interruptores auxiliares passam a conduzir a partir do
instante do cruzamento por zero.
E. Comando dos interruptores e temporizaes
Optou-se por fazer o sincronismo atravs de um circuito
externo, que envia essa informao ao microprocessador.
Aps o programa receber o sinal de sincronismo, verifica-
se se deve ou no ser ligado um interruptor auxiliar. Caso no
seja necessrio, o programa volta para o incio de um novo
ciclo. Em seguida verifica-se tambm se um dos interruptores
deve conduzir pelo tempo mximo. Caso seja necessrio, o
programa pula para o comando de ligar o interruptor, seno o
temporizador carregado com o valor correspondente ao
atraso de comutao do interruptor auxiliar e acionado.
V. PROCEDIMENTO DE PROJETO
A definio do valor das indutncias de entrada e dos
capacitores ressonantes, conforme descrito em detalhes [12],
utiliza o seguinte procedimento:
Sejam
0
=
,
3LC
1
0
=
e a freqncia angular da
rede.
1. Escolha do valor de , entre os valores de
min
e
max
.
O valor mnimo aquele que garante que todos os
harmnicos obedecem ao limite da IEC 61000-3-4, para
qualquer potncia, enquanto o valor mximo dado pela
excurso completa da tenso nos capacitores
ressonantes.
max
=3,952 e
min
=1,95 [12].
2. Clculo da indutncia de entrada necessria para a
potncia de entrada P
in
( ) ( ) ( ) ( )
inN
2
p
0
an an
2
p
0
a a in
P
L
V
d i v
L
V 3
d i v
3
P

= = =

(1)
inN
in
p
P
P
V
L
=
2
(2)
onde:
v
an
a tenso de entrada normalizada em relao ao seu
valor de pico (V
p
).
i
an
a corrente de entrada normalizada em relao a
(V
p
/L).
P
inN
a potncia de entrada normalizada em relao a
(V
p
2
/L), sendo funo apenas do parmetro , e pode ser
obtida da curva mostrada na figura 4.
3. Clculo dos capacitores ressonantes a partir dos
valores de e L
4. Verificar a tenso mdia de sada mxima (V
Omax
);
( )
( )
(
(
|
.
|
'
|
+ |
.
|
'
|
+ =
6
sen
6
cos
2
3
1
1
1
7
18
2
2
max

F
V
V
p
O
(3)
onde ( )
=
6
cos 1
6
sin
2
F
0 0.5 1 1.5 2 2.5 3 3.5 4

0.38
0.4
0.42
0.44
0.46
0.48
0.5
0.52
0.54
0.56
inN
Figura 4 - Potncia de entrada normalizada em funo de .

VI. RESULTADOS EXPERIMENTAIS
O retificador foi projetado para uma tenso de fase de
127V, potncia de sada de 9,6kW e rendimento estimado de
97%, resultando numa potncia de entrada de 9,9kW.
O valor da indutncia para a potncia desejada
L=4,2mH, e os capacitores de ressonncia sero C=42,7F,
para = 3,6. Estes so compostos de capacitores ligados em
paralelo. O uso de vrios capacitores em paralelo permite
reduzir a resistncia srie equivalente, minimizando as perdas
nestes componentes.
O capacitor de sada de 800F / 400V. A capacitncia de
sada pode ser calculada em funo da ondulao de tenso
admissvel, como normalmente feito no projeto de
retificadores. No presente circuito, quando se tem o
funcionamento do circuito auxiliar, a ondulao ser reduzida
em relao a este valor.
Com este valor de potncia, a corrente eficaz de entrada
esperada de 25A. A ponte retificadora trifsica utilizada
SKD 50/12 com capacidade de corrente de 50A.
Pelos interruptores auxiliares, Sa, Sb e Sc, calcula-se, na
mxima conduo, que passe uma corrente eficaz de 3,4A,
com pico de 22,2A. So compostos de ponte retificadora
monofsica SKB 15/04 e IGBT IRG4PC50UD, com
capacidade de corrente de 27A, disponveis no laboratrio.
Foram feitos ensaios com diferentes nveis de potncia
para verificao do contedo harmnico da corrente de
entrada, conforme determina a IEC 61000-3-4. Os resultados
esto apresentados na Tabela II.
Na figura 5, tem-se a tenso e a corrente de entrada do
retificador na potncia nominal e na figura 6 para
aproximadamente 40% da potncia nominal.
Figura 5 - Tenso de entrada (50V/div.) e corrente (10A/div.)
para P
in
=9828W.
Tabela II - Contedo harmnico da corrente de entrada normalizado
em relao componente fundamental
Corrente (A) para diferentes nveis de
potncia Limites
P
in
(W) 9828 8484 5820 3720 930 IEC1000-3-4
1 25,3 22,3 16,64 10,2 2,46 -
3 0,15 0,136 0,12 0,032 0,082 5,4648
5 2,03 1,51 0,444 0,728 0,578 2,7071
7 0,432 0,476 1,28 1,252 0,556 1,8216
9 0,01 0,014 0 0,032 0,018 0,9614
11 0,33 0,462 0,572 0,528 0,15 0,7843
13 0,276 0,278 0,204 0,204 0,196 0,506
17 0,084 0,062 0,156 0,316 0,084 0,3036
19 0 0,138 0,128 0,23 0,116 0,2783
23 0,062 0,102 0,016 0,032 0,046 0,2277
25 0,062 0,068 0,028 0,072 0,058 0,2024
29 0,022 0,046 0 0,026 0,032 0,1771
31 0 0,072 0 0,018 0,04 0,1771
35 0,014 0,036 0,04 0,046 0,032 0,1518
37 0,026 0,042 0,04 0,022 0,032 0,1518
O grfico de regulao de tenso para um ajuste de 297V
est na figura 7.
medida que se diminui a carga para valores abaixo de
1kW a tenso de sada tende a subir, pois o tempo que os
interruptores permanecem conduzindo se anula e o circuito
perde sua capacidade de regulao.
Para uma carga nula, conversor a vazio, esta tenso tende
ao valor de pico da tenso de linha, ou seja, 311V.
Quando se atinge a mxima largura de pulso do comando
em potncia elevada, o sistema no mais consegue manter a
regulao. De acordo com a figura 7, na faixa de 10% a
100% da potncia nominal a regulao de 0,8%.
Na Tabela III pode-se observar a taxa de distoro
harmnica da corrente de entrada, o fator de potncia e o
fator de deslocamento (cos
1)
, para diferentes nveis de
potncia.
Pode-se observar que o valor do fator de deslocamento
sempre prximo de um, pois a estratgia de controle adotada
faz com que a componente fundamental da corrente de
entrada esteja praticamente em fase com a tenso.
Figura 6 - Tenso de entrada (50V/div.) e corrente (10A/div.)
para P
in
=3720W.
0 2000 4000 6000 8000 10000
0
50
100
150
200
250
300
350
Figura 7 - Regulao da tenso de sada (valor nominal de 297V)
em funo da potncia de sada.
Tabela III - Distoro da corrente de entrada, fator de deslocamento
e fator de potncia para diferentes nveis de potncia
P
i
(W) I
i
(A
RMS
) THD (%) cos
1
FP
930 2,67 46,2 0,99 0,88
1830 4,97 30,6 0,99 0,94
3720 9,77 17,1 0,99 0,98
5820 15,0 10,8 1,00 0,99
8400 22,0 8,3 1,00 0,99
9600 25,2 8,6 1,00 0,99
Figura 8 - Tenso de sada (50V/div), tenso de controle do PI
(2V/div) e corrente de entrada (20A/div), tempo (100ms/div)
Para valores baixos de corrente de carga, o retificador
apresenta maior taxa de distoro harmnica da corrente.
O fator de potncia observado apresenta bons valores para
potncias elevadas, prximos a 0,99. Para uma carga de
aproximadamente 10% da potncia nominal, seu valor 0,88.
Foram feitas variaes na carga para observar o
comportamento do controle. O PI implementado apresenta os
seguintes valores: Kp= 0,375 e Ti= 1,388ms, que foram
ajustados empiricamente, pois no foi objetivo deste trabalho
o desenvolvimento de um modelamento dinmico do
conversor, o que permitiria estabelecer um mtodo de projeto
do sistema de controle.
Na figura 8 tem-se uma variao de carga de 930W para
1830W. Pode-se observar uma rpida variao na corrente de
entrada. A tenso de sada sofre um pequeno decrscimo e
retorna para seu valor nominal, prximo de 300V. O sinal de
controle do regulador PI atinge seu novo valor de regime em
150ms.
medida que se varia a potncia de sada, o controle varia
o atraso no instante de entrada em conduo dos interruptores
auxiliares e o tempo que estes permanecem conduzindo.
Conseqentemente, os valores mximos e mnimos de tenso
observados nos capacitores de ressonncia tambm variam.
Na figura 9 tem-se as formas de onda da tenso de sada e
em um dos capacitores de ressonncia para carga nominal.
Neste caso tem-se a mxima excurso da tenso sobre o
capacitor nos instantes de ressonncia. A tenso inicial no
capacitor V
C1
, em regime permanente, de 60V, elevando-se
a 220V.
VII.CONCLUSES
A topologia proposta apresenta boas caractersticas para
compensar distores na corrente produzidas por pontes
retificadoras a diodos com filtro capacitivo e apresenta
vantagens em relao s demais alternativas apontadas na
bibliografia.
O uso de baixa freqncia de comutao minimiza as
perdas, melhorando o rendimento. Os componentes
harmnicos de correntes resultantes esto abaixo dos limites
especificados no relatrio tcnico IEC 61000-3-4. Os valores
dos elementos magnticos so reduzidos, quando comparados
com solues puramente passivas, para o atendimento dos
mesmos limites.
Figura 9 - Tenso de sada e no capacitor C
1
(50V/div.) para
potncia nominal.
Pelos resultados gerais obtidos pode-se concluir que a
topologia proposta permite adequar os retificadores trifsicos
s limitaes de distores harmnicas da corrente
estabelecidas por organismos internacionais.
A possibilidade de incluso de o circuito auxiliar em
retificadores j existentes no exige a substituio do
conversor CA-CC, como seria necessrio com o uso de
conversores PWM.
Alm da melhoria na forma de onda da corrente, o circuito
auxiliar permite uma elevao na tenso de sada e sua
regulao.
AGRADECIMENTOS
Este projeto foi financiado pela FAPESP, a quem os
autores agradecem.
[1] T. Tanaka, N. Koshio, H. Akagi, A. Nabae: Reducing
Supply Current Harmonics. IEEE Industry Applications
Magazine, pp. 31-37, Sep./Oct. 1998.
[2] International Electrotechnical Commission: 61000-3-2
Limits for Harmonic Currents Emission (Equipment
input current up to and including 16A per phase), first
edition, 1995.
[3] International Electrotechnical Commission: 61000-3-4
Limitation of emission of harmonic currents in low-
voltage power supply systems for equipment with rated
current greater than 16A, first edition, 1998.
[4] J. A. Pomlio, G. Spiazzi, S. Buso. Comparison among
High-Frequency and Line-Frequency Commutated
Rectifiers Complying with IEC 61000-3-2 Standards,
IEEE Industry Applications Society Annual Meeting
(IAS2000), Proceedings pp. 2218-2223.
[5] I. Rastogi, R. Naik, N. Mohan, "Optimization of a Novel
DC-Link Current Modulated Interface with 3-Phase
Utility Systems to Minimize Line Current Harmonics,"
IEEE Power Electronics Specialists Conference
(PESC92), Proceedings pp.162-167.
[6] N. Mohan, "A Novel Approach to Minimize Line-
Current Harmonics in Interfacing Renewable Energy
Sources with 3-Phase Utility Systems," IEEE Applied
Power Electronics Conference (APEC92), Proceedings
pp. 852-858, Boston, 1992.
[7] S. Hansen, P. N. Enjeti, J-H. Hahn, F. Blaabjerg, An
Integrated Single-Switch Approach to Improve
Harmonic Performance of Standard PWM Adjustable-
Speed Drives, IEEE Transactions on Industry
Applications, Vol. 36, NO.4, July/August, 2000, pp.
1189-1196.
[8] G. Kamath, B. Runyan and R. Wood A Compact
Autotransformer based 12-Pulse Rectifier Circuit ,
IEEE Industrial Electronics Conference (IECON01),
CD-ROM.
[9] I. Barbi, J. C. Fagundes and C. M T. Cruz: A Low Cost
High Power Factor Three-Phase Diode Rectifier with
Capacitive Load. IEEE Applied Power Electronics
Conference (APEC94) Proceedings pp. 731-737, March
1994.
[10]E. L. M. Mehl and I. Barbi, An Improved High Power
Factor and Low Cost Three-Phase Rectifier, IEEE
Applied Power Electronics Conference (APEC95)
Proceedings, pp. 1-7, March 1995.
[11]J. W. Kolar and F. C. Zach A novel three-phase, three
switch, three level unity power factor PWM rectifier,
28
th
. PCIM Conf., Nrnberg, Germany, 1994.
[12]J. A. G. Marafo, J. A. Pomilio, G. Spiazzi A High-
Quality Three-Phase Rectifier complying with IEC
61000-3-4 Standards, 6
th
Brazilian Power Electronics
Conference (COBEP2001), CD-ROM.
DADOS BIOGRFICOS
Joanna Aboin Gomes Marafo, nascida em 22/04/1976 em
Campinas (SP) engenheira eletricista (1999) pela
Universidade Estadual Paulista e mestre em Engenharia
Eltrica (2002) pela Universidade Estadual de Campinas. Em
2002 realizou um estgio junto Universidade de Pdua,
Itlia.
Jos Antenor Pomilio, nascido em 06/05/1960 em Jundia
(SP), engenheiro eletricista (1983), mestre (1986) e doutor
em Eng. Eltrica (1991) pela Universidade Estadual de
Campinas, onde docente desde 1984. De 1988 a 1991 foi
chefe do grupo de eletrnica de potncia do Lab. Nacional de
Luz Sncrotron. Em 1993/1994 realizou estgio de ps-
doutoramento junto Universidade de Pdua Itlia. Foi
presidente da SOBRAEP (2001/2002). Suas reas de
interesse so fontes de alimentao, qualidade de energia e
acionamento de mquinas eltricas.
Giorgio Spiazzi nasceu em Legnago (provncia de Verona,
Itlia) em 1962. Graduou-se em Engenharia Eltrica na
Universidade de Padova em 1988. Em 1993 obteve seu
doutorado em Eletrnica Industrial e Informtica no
Departamento de Eletrnica e Informtica da mesma
Universidade, onde professor desde 1993. Suas reas de
interesse so tcnicas de controle avanadas para conversores
de potncia, pr-conversores de alto fator de potncia e
tcnicas de comutao suave.
o
RETIFICADOR TRIFSICO ISOLADO EM ALTA FREQNCIA
E COM BAIXA DISTORO DE CORRENTE NA REDE
Falcondes Jos Mendes de Seixas* e Ivo Barbi**
* UNESP - Universidade Estadual Paulista
DEEDepartamento de Engenharia Eltrica
15385-000 - Cx. P. 31 Ilha Solteira - SP
Telefone: (18) 3743-1150 - fax: (18) 3743-1163
www.dee.feis.unesp.br - falcon@dee.feis.unesp.br
** UFSC - Universidade Federal de Santa Catarina
INEP Instituto de Eletrnica de Potncia
88040-970 - Cx. P. 5119 - Florianpolis SC
Telefone: (48)-331-9204 - fax: (48)-234-5422
www.inep.ufsc.br - ivo@inep.ufsc.br
Resumo - Um retificador trifsico de 12kW, com baixa
distoro harmnica das correntes de linha, baseado em
conexo diferencial de autotransformador de 18 pulsos e
isolamento em alta freqncia, apresentado neste
trabalho. So utilizados trs conversores full-bridge para
permitir isolamento e equilibrar as correntes nos
barramentos CC, sem sensores ou controladores de
corrente. A topologia proporciona a sada CC regulada
atravs de uma estratgia de controle muito simples e
com correo natural do fator de potncia na rede
trifsica de alimentao. Os resultados matemticos,
atravs de anlise de Fourier das correntes nos
enrolamentos e da anlise fasorial das tenses sobre os
enrolamentos so apresentados. So mostrados tambm
resultados experimentais para validar o conceito
apresentado.
Abstract - A 12kW three-phase rectifier with low THD
in the line currents, based on an 18-pulse transformer
arrangement and high-frequency isolation, is presented
in this work. Three full-bridge converters are used to
allow isolation and to balance the DC-link currents,
without current sensing or current controller. The
topology provides a regulated DC output with a very
simple control strategy and natural three-phase input
power factor correction. Analytical results from Fourier
analysis of winding currents and the vector diagram of
winding voltages are presented. Experimental results to
verify the proposed concept are shown in the paper.
I. INTRODUO
Os mais modernos retificadores, usados principalmente em
acionamentos eltricos e fontes de alimentao de
telecomunicao, so projetados para drenar uma forma de
onda de corrente senoidal da rede, com um fator de potncia
muito prximo de unitrio.
Os retificadores monofsicos que satisfazem esta exigncia
so j bem conhecidos e muito usados. A soluo padro
utiliza um pr-regulador de fator de potncia baseado no
conversor boost PWM alimentado por um retificador de
onda completa a diodos. Porm, em aplicaes de mdia
potncia (6kW ou mais), a soluo monofsica no
conveniente, ficando ento o retificador trifsico como
melhor opo.
Da mesma forma que um grande nmero de trabalhos foi
desenvolvido para correo de fator de potncia em sistemas
monofsicos, as tcnicas trifsicas esto em constante
crescimento [1]. Este crescimento tambm aplica-se a
conversores com um ou mais interruptores associados, ou
usando transformadores especialmente conectados ou
sistemas mistos com transformadores e conversores estticos.
A soluo mais simples usa um retificador trifsico a
diodos, associado a filtros passivos para minimizar os
componentes harmnicos das correntes de linha. O
Isolamento pode ser obtido usando um transformador
convencional de baixa freqncia /Y, resultando em um
equipamento volumoso, pesado e caro. De forma contrria,
encontra-se o retificador PWM trifsico clssico, que requer
um circuito de controle bem mais complexo, modulao e
tcnicas de comutao mais sofisticadas.
Se o isolamento no importante para o projeto, algumas
solues que utilizam arranjos de transformador [2-5] ou
transformadores de inter-fase de linha (LIT- line interphase
transformer) [6, 7] so muito importantes para melhorar a
qualidade das correntes da rede. Estes transformadores
apresentam uma reduzida potncia aparente (kVA). O
conversor de 18-pulsos que utiliza um autotransformador
diferencial conectado em Y ou , muito interessante
porque permite a correo natural do fator de potncia (os
menores componentes harmnicos so o 17 e o 19). O
autotransformador projetado para alimentar trs
retificadores de seis pulsos, defasados de 20
o
e processando
aproximadamente 20% dos kVA necessrios. Normalmente,
para realizar a conexo paralela das tenses retificadas, dois
transformadores de interfase (IPT), conectados nos lados CC
dos trs retificadores em ponte, so necessrios para absorver
as diferenas instantneas de tenso entre as pontes.
Sempre que o isolamento e a regulao da tenso de sada
so requeridos, como em sistemas de telecomunicao, o
desafio encontrar um conversor trifsico robusto com alto
rendimento, alta densidade de potncia e baixo custo.
Este trabalho apresenta um retificador de 18 pulsos isolado
e com sada CC regulada de 60V/200A [8-10]. A tcnica usa
o mesmo conceito do autotransformador polifsico para
obter a correo natural do fator de potncia. Alm disso,
inclui o isolamento em alta freqncia e permite a regulao
da tenso de sada com baixa ondulao, sem utilizar malhas
de controle de corrente. A tcnica de comutao ZVS-PWM
para os interruptores ativos aplicada a esta topologia. A
o
conexo proposta para os transformadores de alta freqncia
elimina os transformadores de interfase. Assim, o tamanho
final do conversor e a complexidade do circuito de comando
ficam reduzidos.
II. TOPOLOGIA DO CONVERSOR
O conceito fundamental da correo natural do fator de
potncia atravs de arranjos de transformadores ou de
autotransformadores assegurado pelo autotransformador de
18 pulsos conectado em Y, seguido de trs retificadores de
seis pulsos a diodos.
A topologia do conversor proposto mostrada na Fig. 1.
Esta soluo usa trs conversores full-bridge conectados nos
lados CC de cada retificador trifsico. Um filtro de alta
freqncia e pequeno volume (L
f
, C
f
) conectado em cada
sada CC (entre os conversores full-bridge e os retificadores
trifsicos).
Alm dos transformadores de alta freqncia, que
permitem isolamento entre os lados primrios e secundrios,
os enrolamentos secundrios esto conectados em srie para
equilibrar as correntes dos lados CC dos retificadores. Esta
estratgia simples e robusta elimina todos os sensores e os
controladores de corrente, que geralmente so necessrios
para equilibrar as correntes nas sadas dos retificadores.
Porm, os conversores full-bridge tm que ser sincronizados.
Com o objetivo de reduzir as perdas de comutao, sem
utilizar interruptores auxiliares, a tcnica PWM com
deslocamento de fase (phase-shift) aplicada. Os
componentes ressonantes, snubbers e circuitos grampeadores
de tenso no so mostrados na Fig. 1.
PT1
Lf
Lf
Lf
Np
Ns
Np
Np
Cf
C
f
C
f
PT1
PT1
PT1
PT1
PT1
PT2
PT2
PT
2
PT2
PT2
PT2
T
2
T
1
T
3
Co Ro
Lo
+
-
UC3875
PT2
PT1
Vo
PWM
Vref
Ns
Ns
N
s
Ns
N
s
Conversor de 18 pulsos
N
Va
Vb
Vc
Ic2
Ia2
Ib2
Ian
Ibn
Icn
Ib1
Ic1
Iia
Iib
Iic
Conversor CC-CC isolado DC-link
Ia1
Fig. 1. Retificador trifsico proposto com isolamento em alta freqncia.
A tenso de sada regulada obtida facilmente por um
controlador de tenso convencional. Apenas um circuito
integrado (PS-PWM) [11], associado a alguns componentes
passivos e dois transformadores de pulso (PT1 e PT2), so
usados para regulao e comando dos interruptores. Atravs
dos transformadores de pulso, a sincronizao entre os
conversores full-bridge facilmente conseguida.
A. Anlise do Autotransformador
Os enrolamentos primrios do autotransformador so
formados por N
a
, N
b
e N
c
que esto conectados em Y,
submetidos s tenses de linha V
a
, V
b
e V
c
. Nesta conexo,
um neutro virtual N gerado.
Os enrolamentos secundrios so projetados, de tal modo
que, o nmero de espiras e a conexo entre eles e o
enrolamentos primrio geram trs sistemas trifsicos
diferentes, defasados de 20
o
um do outro. Estes trs sistemas
de tenso que alimentam os trs retificadores.
Todos os enrolamentos N
a
, N
a1
, N
a2
e N
an
so acoplados na
mesma perna do ncleo, as tenses resultantes V
a
, V
a1
, V
a2
e
V
an
, esto em fase. O mesmo se aplica s fases b e c.
Uma representao esquemtica dos enrolamentos
primrio e secundrios, das conexes eltricas e do ncleo
trifsico mostrada na Fig. 2.
1) Tenses sobre os enrolamentos - O autotransformador
alimentado por um sistema trifsico de tenses balanceadas.
Trs retificadores a diodos so alimentados pelas tenses
secundrias, compostas de trs sistemas de tenso trifsicos,
tambm equilibrados. Um destes sistemas colocado em fase
como a tenso da rede e os outros so defasados de +20
o
e de
20
o
, com relao a este sistema. O diagrama fasorial e o
tringulo auxiliar, usado para obter os trs sistemas de
tenso, so mostrados na Fig. 3.
o
Ic2
Ia2
Ib2
Ian
Ibn
Icn
Ib1
Ic1
Ia1
V
a
V
b
V
c
N
N
a
N
b
N
c
N
a1
N
a2
N
an
N
b1
N
b2
N
bn
N
c1
N
c2
N
cn
I
ia
I
ib
I
ic
V
a
N
a1
N
a2
N
an
V
R2
V
S2
V
T2
V
Rn
V
Sn
V
Tn
V
R1
V
S1
V
T1
Fig. 2. Esquema dos enrolamentos do autotransformador.
V
b
V
c
N
a
N
c
N
b
V
R2
V
R1
V
Rn
N
b1 N
c2
N
an
20
o
V
S2
V
S1
V
Sn
N
c1
N
a2
N
bn
N
a1
N
b2
N
cn
V
T2
V
T1
V
Tn
20
o
60
o
100
o
V
a
V
R1
V
b1
N
N
V
a
Fig. 3. Diagrama fasorial e tringulo auxiliar.
As amplitudes das tenses atravs dos enrolamentos
secundrios V
a1
, V
a2
, V
b1
, V
b2
, V
c1
, e V
c2
so obtidas por (1).
o
b1 a a o
s en( 20 )
V V 0,35 V
s en( 100 )
= = (1)
A relao de espiras (K
1
) que assegura um deslocamento
de fase de 20
o
determinada por (2).
a
1
b1
V
K 2,88
V
= = (2)
Este resultado mostra que o nmero de espiras destes
secundrios so 2,88 vezes menores que o nmero de espiras
do primrio.
As amplitudes das tenses entre cada par de terminais dos
secundrios, (V
R1
, V
S1
, V
T1
) e (V
R2
, V
S2
, V
T2
), com respeito
ao neutro virtual, so obtidas pela expresso (3).
o
R1 a o
s en( 60 )
V V 0,88 Va
s en( 100 )
= = (3)
O terceiro sistema trifsico de tenso dos secundrios (V
Rn
,
V
Sn
, V
Tn
) est em fase com o primrio. Estas tenses, porm,
tem que ter as mesmas amplitudes dos outros secundrios.
Assim, a equao (4) deve ser cumprida.
Rn a a a
V V 0,88 V 0,12 V = = (4)
A relao de espiras que assegura 88% da tenso primria
(K
2
), sem deslocamento de fase, determinada por (5).
a
2
Rn
V
K 8,29
V
= = (5)
Este resultado mostra que o nmero de espiras dos
enrolamentos secundrios 8,29 vezes menor que do
primrio.
Pode-se observar que as amplitudes de tenso dos trs
sistemas trifsicos so aproximadamente 88% dos valores
das tenses de fase da rede.
2) Correntes nos enrolamentos - A tcnica para eliminar
componentes harmnicos de corrente em conversores de
mltiplos pulsos requer operao da carga no modo de fonte
de corrente. O conversor de 18 pulsos obtido quando cada
um dos sistemas de tenso de sada conectado a um
retificador a diodo de seis pulsos. como se trs cargas
idnticas (I/3), com caractersticas de fonte de corrente,
fossem utilizadas.
A forma de onda de corrente, atravs de um enrolamento
secundrio (N
an
), em fase com a tenso da rede V
a
,
mostrada na Fig. 4. Esta forma de onda adotado como uma
referncia angular para representar as correntes dos outros
enrolamentos.
A forma de onda de I
an
pode ser decomposta em uma srie
de Fourier atravs da maneira convencional. No entanto,
quando se trata de uma funo descontnua, os termos da
srie podem ser obtidos por inspeo. Pode-se observar que
esta forma de onda apresenta simetria alternada, o semi-ciclo
negativo uma reproduo invertida do semi-ciclo positivo.
Assim, os componentes harmnicos pares so nulos e no h
nenhum termo em cosseno. O valor mdio tambm zero.
Note que o enrolamento N
an
conduz a corrente I/3 durante
120
o
(2/3), a partir de 30
o
(/6). Assim, a expresso de
corrente resulta em (6).
an
k
4 I 1 1
I ( t ) cos k s e n( k t )
3 k 6

| |
=
|
\ .
(6)
Onde, k=1, 3, 5,...
As formas de onda de corrente que circulam pelos outros
enrolamentos secundrios deste sistema trifsico(I
bn
e I
cn
) so
representadas pela mesma equao de I
an
. No entanto, as
fases so deslocadas de -120
o
e +120
o
.
No outro sistema secundrio trifsico, (defasado de +20
o
),
a corrente I
b1
expressa por (7).
( )
o
b1
k
4 I 1 1
I ( t ) cos k s e n k t 20
3 k 6

| |
(
= +
|

\ .
(7)
As outras correntes deste sistema trifsico (I
a1
e I
c1
) so
b1
, porm, deslocadas
de -120
o
e +120
o
.
0
t
30 150
I/3
T
o o
T/2
I (t)
an
V (t)
a
Fig. 4. Tenso primria e corrente secundria para a fase a.
Para o ltimo sistema de tenso (deslocado de -20
o
), a
o
corrente I
c2
expressa por (8).
( )
o
c2
k
4 I 1 1
I ( t ) cos k s en k t 20
3 k 6

| |
(
=
|

\ .
(8)
As outras correntes deste sistema trifsico (I
a2
e I
b2
) so
c2
, porm, deslocadas
de -120
o
e +120
o
.
As correntes dos enrolamentos primrios (I
a
, I
b
e I
c
) podem
ser obtidas pela expresso (9), considerando as correntes dos
trs enrolamentos secundrios que esto montados sobre a
mesma perna do ncleo e com relaes de espira K
1
e K
2
.
Como mencionado, os enrolamentos com os mesmos ndices
(a, b ou c) so montados sobre uma mesma perna do ncleo.
A Fig. 5 mostra a forma de onda da corrente (I
a
) do primrio.
a1 a2 an
a
1 2
I ( t ) I ( t ) I ( t )
I ( t )
K K
| | +
=
|
\ .
(9)
3) correntes na rede - As correntes na rede I
ia
, I
ib
e I
ic
so
obtidas somando todas as correntes dos enrolamentos que
chegam num mesmo n. Ento, a equao para I
ia
pode ser
representada por (10).
ia a an b1 c2
I ( t ) I ( t ) I ( t ) I ( t ) I ( t ) = + + + (10)
A Fig. 6 mostra as correntes de linha (I
ia
, I
ib
e I
ic
) e a Fig. 7
mostra o espectro harmnico da corrente I
ia
em valores (%)
da amplitude do componente fundamental. Pode-se observar
que o conversor de 18 pulsos apresenta apenas os
componentes harmnicos de ordens k.181, para k=1, 2,
3, e as amplitudes so menores que 6% do componente
fundamental (I
ia
).
0
t
I/6
I (t) a
V (t) a
T T/2
Fig. 5. Corrente primria para a fase a.
0 0.01 0.02 0.03
0
t
I (t)
ia
I (t)
ib
I (t)
ic
I/3
Fig. 6. Correntes de linha e tenso da fase a.
0 18 36 54 72 90 108 126 144 162 180
0
1
2
3
4
5
6
k
% I
ia
Fig. 7. Harmnicos da corrente I
ia
.
B. Conversor CC-CC isolado
A topologia do conversor CC-CC isolado a ser escolhida,
deve ser de um conversor alimentado em corrente de baixa
ondulao, conectado nas sadas dos retificadores, ou seja,
trs conversores CC-CC que devem absorver as correntes
dos barramentos CC de forma equilibrada e com baixa
ondulao. Assim, a classe dos conversores isolados
alimentados em corrente (boost) como o push-pull e o full-
bridge so os mais atraentes.
O equilbrio das correntes pode ser alcanado atravs do
controle de corrente, monitorando-se as correntes dos trs
barramentos CC por sensores de corrente. Assim, um
regulador de tenso que gera apenas uma referncia de
corrente para os trs reguladores pode controlar a tenso de
sada [4].
Neste trabalho, a estratgia para equilibrar todas as
correntes dos barramentos CC no utiliza qualquer sensor ou
controlador de corrente. A prpria topologia do circuito de
potncia garante o equilbrio das correntes, como descrito a
seguir:
1) Topologia do conversor - A topologia escolhida para o
estgio isolado foi de um conversor full-bridge alimentado
em tenso com um filtro LC de entrada. Esta topologia
alimentada em tenso permite empregar a tcnica de
modulao por largura de pulso e deslocamento de fase
(PWM-PS). Ento, no h sobre-tenso nos interruptores e a
comutao com tenso zero (ZVS) fica garantida para uma
larga faixa de operao [11]. Os componentes ressonantes
LC incorporam as capacitncias de sada dos interruptores e
as indutncias de disperso dos enrolamentos primrios.
Um pequeno filtro LC (que opera em duas vezes a
freqncia de chaveamento) instalado na entrada de cada
conversor CC-CC para filtrar os componentes de alta
freqncia das correntes nos trs barramentos CC-CC.
2) Equilibro das correntes - Os trs conversores CC-CC
apresentam as seguintes caractersticas:
Processam a mesma potncia (1/3 da potncia total);
Os sistemas de tenses retificadas (6 pulsos) tm
mesmas amplitudes, embora deslocados de 20;
As correntes mdias nos trs barramentos CC so
iguais.
O balano de corrente pode ser alcanado pela conexo
srie dos enrolamentos secundrios dos trs transformadores
de alta freqncia e pelo sincronismo do comando dos
conversores. Assim, as formas de onda de corrente dos
enrolamentos secundrios so iguais e, devido relao de
espiras dos transformadores, todas as correntes pelos
enrolamentos primrios so idnticas (I
p1
= I
p2
= I
p3
), como
mostrado na Fig. 8.
o
I
0
+20
-20
dc1 L
f
V
dc1
o
o
o
V
dc2
V
dc3
I
dc2
Idc3
L
f
L
f
C
f
C
f
C
f
Ip3
I
p2
I
p1
Ns N
p
Ns N
p
Ns Np
Io
-Io
Is
S
1 S
3
S
2 S
4
S
1
S
3
S1 S
3
S
2
S
4
S2 S4
DC-link
Fig. 8. Conexo para equilbrio das correntes nos barramentos CC.
Como conseqncia, as correntes instantneas pelos trs
conversores so iguais. Devido s diferenas instantneas
entre as tenses retificadas, as potncias processadas pelos
trs conversores CC-CC, durante um perodo de
chaveamento, tambm so diferentes. Assim, a freqncia da
ondulao das correntes nos barramentos CC de trs vezes
a freqncia da ondulao de cada tenso retificada. Este
efeito resultado da composio das trs tenses retificadas
(6 pulsos) com um deslocamento de 20. A Fig. 8 mostra a
estratgia para alcanar o equilbrio das correntes que
circulam atravs dos barramentos CC.
3) Retificador de sada - Para reduzir as perdas de
conduo dos diodos, a conexo de ponto mdio escolhida
para o retificador de sada. Assim, cada transformador passa
a ter dois enrolamentos secundrios que so conectados
como mostrado na Fig. 1. A tenso a ser retificada resulta da
soma das tenses secundrias.
Cada tenso secundria, cuja fase corresponde fase da
tenso do respectivo barramento CC, apresenta uma
ondulao de seis pulsos. Ento, como resultado, a tenso de
sada apresenta uma ondulao de 18-pulsos, composta pelas
trs tenses secundrias defasadas de 20
o
.
4) Estratgia de comando - Na Fig. 1 est mostrado o
circuito de comando usado para conseguir obter a sada CC
regulada e a sincronizao dos trs conversor full-bridge.
Apenas um circuito integrado necessrio para executar o
comando dos interruptores (drive) e a regulao de tenso.
III. RESULTADOS EXPERIMENTAIS
A. Especificaes e principais componentes
A Fig. 9 mostra uma foto do prottipo completo do
conversor de CA-CC trifsico implementado.
Tenses da rede trifsica: 220 / 380V.
Sada CC: 60V / 200A.
Freqncia de chaveamento: f
s
= 30kHz.
N
a
, N
b
, N
c
= 330 voltas com um fio 20AWG.
N
an
, N
bn
, N
cn
N
a1
, N
b1
, N
c1
N
a2
, N
b2
, N
c2
Autotransformador: rea do ncleo EI = 27cm
2
.
Pontes trifsicas: SKD 30/08 A1 (Semikron).
L
F
e C
F
= 4mH e 1,3FF
Mdulos de IGBT: SK 25 GH 063 (Semikron).
Diodos retificadores: HFA50PA60C (IR).
N
p
= 13 voltas com 16 fios 23AWG.
N
s
= 1 volta com 150 fios 23AWG.
Transformador de alta freqncia: EE-65/65 - ferrite.
PWM-PS = UC3875 (Texas Instruments).
L
o
= 2 x 7,5H: dois indutores com ncleos EE-65/39
- ferrite - 4 voltas com 100 fios 20AWG.
C
o
= 6 x 680F / 100V - capacitor eletroltico.
Peso total = 26kg.
Peso do autotransformador = 15kg.
Dimenses do conversor CC-CC = 80cm x 40cm
Fig. 9. Prottipo do conversor CA-CC de 12kW implementado.
Ref
I
DC
V
DC
Fig. 10. Tenso e corrente no barramento CC sem conexo srie
dos enrolamentos secundrios.
Escalas: 1ms/div, 100V/div, 2A/div.
B. Resultados experimentais
A Fig. 10 mostra as formas de onda da tenso e da corrente
o
num dos barramentos CC com baixa carga para operao
sem conexo srie dos enrolamentos secundrios. Observa-
se a elevada amplitude da ondulao de seis pulsos da
corrente. Neste modo de operao no possvel reduzir
todos os componentes harmnicos de baixa ordem da linha.
As trs correntes equilibradas dos barramentos CC, com os
enrolamentos secundrios em srie, so mostradas na Fig.
11. Neste caso, so minimizadas as ondulaes de baixa
freqncia e as correntes mdias dos barramentos CC so
iguais.
I
dc1,
I
dc2,
I
dc3
Ref
Fig. 11. Correntes equilibradas nos barramento CC.
Escalas: 2ms/div, 5A/div.
V
R1
V
Rn
V
R2
Va
Fig. 12. Tenses nas entradas dos retificadores e na rede.
Escalas: 2.5ms/div, 100V/div.
As formas de onda das tenses de entrada de todos os
retificadores e a tenso de linha, para uma fase, so
mostradas na Fig. 12 e as formas de onda das tenses
retificadas que alimentam os conversores full-bridge so
mostradas na Fig. 13. Em ambas podem-se observar o
deslocamento de fase de 20
o
e o equilbrio de amplitude entre
elas.
V
dc1
V
dc2
V
dc3
Ref
Fig. 13. Tenses retificadas nos barramentos CC.
Escalas: 1ms/div, 100V/div.
V
a
I
ia
Ref
Fig. 14. Corrente e tenso da rede na fase a.
Escalas: 2ms/div, 10A/div, 100V/div.
A Fig. 14 mostra as formas de onda de tenso e de corrente
de entrada para uma das fases e a Fig. 15 mostra as trs
correntes de linha (I
ia
, I
ib
e I
ic
). Pode-se observar que as
o
formas das correntes de entrada para o resultado
experimental (Fig. 15) e para o resultado matemtico (Fig. 6)
so aproximadamente iguais. Os valores medidos para o
fator de potncia e a THD da corrente de entrada so iguais a
0.99 e 8,6%, respectivamente. A Fig. 16 mostra o espectro
harmnico da corrente em uma das fases e o espectro
harmnico da tenso da respectiva fase.
V
a
I
ia
I
ib
I
ic
Ref
Fig. 15. Correntes na rede.
Escalas: 2ms/div, 10A/div, 100V/div.
Harmonic magnitude as a % of the fundamental amplitude
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
0.0%
0.4%
0.9%
1.3%
1.7%
2.2%
2.6%
3.0%
3.5%
3.9%
4.3%
Corrente na fase "a"
THD = 7,75%
Harmonic magnitude as a % of the fundamental amplitude
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
0.0%
0.2%
0.5%
0.7%
0.9%
1.1%
1.4%
1.6%
1.8%
2.0%
2.3%
Tenso na fase "a"
THD = 3,67%
Fig. 16. Harmnicos da corrente e da tenso de uma das fases.
Rendimento
70
75
80
85
90
95
0 2 4 6 8 10 12
kW
Fig. 17. Rendimento.
A Fig. 17 mostra a curva do rendimento para operao
desde baixa carga at plena carga. Pode-se observar que o
rendimento superior a 90%, a partir de 1/3 da carga
nominal.
IV. CONCLUSES
Neste trabalho apresentado um retificador trifsico
isolado e com baixa distoro de corrente na rede. O
conversor de 18 pulsos baseado em um autotransformador
diferencial, conectado em Y, seguido de trs retificadores a
diodos e trs conversores full-bridge (ZVS-PWM-PS). Os
enrolamentos secundrios dos transformadores de alta
freqncia so conectados em srie e o comando dos trs
conversores full-bridge so sincronizados para que as
correntes nos barramentos CC fiquem equilibradas. O
equilbrio e a baixa ondulao na amplitude das correntes
dos barramentos so a exigncia fundamental para haver
reduo no contedo harmnico de corrente na rede. Um
prottipo de laboratrio de 12kW foi implementado e os
resultados experimentais completos esto apresentados.
Tratando-se de uma topologia isolada, o rendimento obtido
foi excelente, podendo ainda ser melhorado atravs da
reduo de perdas de conduo, tanto nos semicondutores
como no cobre dos diversos enrolamentos. A simplicidade,
robustez e alta densidade de potncia do conversor proposto
coloca-o como forte candidato para solues modernas para
sistemas retificadores trifsicos utilizados em sistemas de
alimentao para telecomunicaes e tambm para
acionamentos.
[1] J. W. Kolar, "Status of the Techniques of Three-Phase
Rectifier Systems with Low Effects on the Mains", in
INTELEC Conf. Records, 1999, section 14.1.
[2] D. A. Paice, "Power Electronic Converter Harmonic
Multipulse Methods for Clean Power", New York,
IEEE Press, 1996.
[3] S. Choi, P. N. Enjeti, and I. J. Pitel, "Polyphase
Transformer Arrangements with Reduced kVA
Capacities for Harmonic Current Reduction in
Rectifier-Type Utility Interface", in IEEE Trans. on
Power Electronics, vol. 11, pp. 680-690, Sep. 1996.
[4] F.J.M. Seixas, and I. Barbi, A New 12kW Three-
Phase 18-Pulse High Power Factor AC-DC Converter
with Regulated Output Voltage for Rectifier Units, in
INTELEC Conf. Records, 1999, section 14.2.
[5] F.J.M. Seixas, and I. Barbi, A New 18-Pulse AC-DC
Converter with Regulated DC Output and High Power
Factor for Three-Phase Applications, In Brazilian
Power Electronics Conference Records, 1999, pp. 582-
587.
[6] C. Niermann, New Rectifier Circuits with Low Mains
Pollution and Additional Low Cost Inverter for Energy
Recovery in: EPE Conf. Records, 1989, pp. 1131-
1136.
[7] C. A. Muoz, and I. Barbi, "A New High-Power-Factor
Three-Phase AC-DC Converter: Analysis, Design, and
Experimentation", in IEEE Trans. on Power Electron.,
vol. 14, no 1, pp. 90-96, Jan. 1999.
[8] F.J.M. Seixas, and I. Barbi, A New Three-Phase Low
o
THD Power Supply with High-Frequency Isolation and
60V/200A Regulated DC Output, in IEEE PESC Conf.
Records, Jun. 2001, pp. 1629-1634.
[9] F.J.M. Seixas, and I. Barbi, A Robust 12kW Three-
Phase Rectifier using a 18-Pulse Autotransformer and
Isolated DC-DC Converters, in COBEP01 Records,
Nov. 2001, pp. 686-691.
[10] F.J.M. Seixas, 12kW High Power Factor AC-DC
Converters Using Autotransformer with Multipulse
Differential Connection, PhD Thesis (in Portuguese),
in UFSC/INEP - Federal University of Santa Catarina,
Advisor Prof. Ivo Barbi, Out./2001.
[11] B. Andreycak, Phase Shifted, Zero Voltage Transition
Design Consideration and the UC3875 PWM
Controller, Unitrode Corporation, Application Note U-
136A, 1997.
DADOS BIOGRFICOS
Falcondes Jos Mendes de Seixas, nascido em Jales-SP em
1965, formou-se em Engenharia Eltrica pela Escola de
Engenharia de Lins em 1987. Em 1993 e 2001 recebeu os
ttulos de Mestre e de Doutor em engenharia eltrica pela
UFSC-Universidade Federal de Santa Catarina, em
Florianpolis-SC. Desde 1988 professor na UNESP-
Universidade Estadual Paulista, em Ilha Solteira-SP e
atualmente professor assistente doutor no Departamento de
Engenharia Eltrica. Suas reas de interesse compreendem
conversores estticos operando em alta freqncia, correo
de fator de potncia, conexes especiais de transformadores
e qualidade de energia eltrica.
Ivo Barbi, nascido em Gaspar (SC) em 1949, formou-se em
Engenharia Eltrica pela Universidade Federal de Santa
Catarina - UFSC em 1973. Em 1976 recebeu o ttulo de
Mestre pela mesma Universidade e, em 1979, recebeu o
ttulo de Doutor pelo Institut National Polytechnique de
Toulouse, Frana. Desde 1974 professor na UFSC e
atualmente professor titular do Departamento de
Engenharia Eltrica. membro fundador da SOBRAEP
tendo sido seu primeiro presidente. Desde 1992, Editor
Associado na rea de Conversores de Potncia da IEEE
Transactions on Industrial Electronics. Suas reas de atuao
compreendem modelagem, anlise, projeto e aplicaes de
conversores estticos operando em alta freqncia e correo
de fator de potncia de fontes de alimentao.
o
Digital Implementation of Three-Phase Rectifier with Deadbeat Controller
Alisson Dias Junqueira, Loureno Matakas Jr., Wilson Komatsu
Dept. of Electrical Energy and Automation Engineering - PEA
University of So Paulo - USP
Av. Prof. Luciano Gualberto, trav. 3, no. 158 05508-900 - So Paulo, SP BRAZIL
Phone: +55 (11) 3091-5483 - Fax: +55 (11) 3091-5719 - e-mail: alisson@pea.usp.br
Abstract A full digital control of a voltage source
converter (VSC) rectifier is presented. The behavior of
the AC and DC sides were modeled and used for the
design of the AC current tracking controller and DC
voltage regulator. The AC current control, based on the
deadbeat strategy is presented in a simple and intuitive
way. The DC side PI controller is designed based on the
linearized model of the converter. A simple and efficient
Phase Locked Loop (PLL) based on the deadbeat strategy
is presented. The performance of the complete system is
verified by numerical simulation and experimental
results, validating the proposed model and control
strategy. Effect of parameter mismatch is also discussed.
I. INTRODUCTION
The growing use of non-linear loads in the electric power
system (e.g. diode rectifiers) has increased the concern with
the quality of the electrical energy. For low power, one-phase
applications, the full bridge diode rectifier + boost
converter topology has proved to be a good performance
low cost solution [6]. For three-phase, higher power
applications, requiring bi-directional power flow, a three-
phase, full bridge, self-commutated converter operating in
pulse width modulation (PWM) mode is a convenient choice
[7]. Typical applications include rectifiers for AC drives,
telecommunication equipments, etc.
This digest presents a PWM three-phase rectifier with
digital signal processor (DSP) control, which aims the
reduction of reactive power and harmonics at the AC side,
and the regulation of the DC side voltage.
Section II describes the mathematical modeling of the
three-phase VSC (voltage source converter), considering the
AC and DC sides of the converter.
Many authors, including ref. [14], consider the deadbeat
approach as a pole placement problem in the z domain, where
all closed loop poles are placed in z=0. Reference [13]
showed the deadbeat poles (z=0) as the solution of an
optimal control problem, whose cost function has zero
weighting factor to the inputs.
Some authors ([9][10][11][12]), develops the deadbeat
approach for the second order plants (LC filter), and takes
into account the instantaneous variation of the converter
output voltage during a switching cycle. This paper applies
the deadbeat strategy to the first order plant (L filter), and
uses an intuitive and simple approach to obtain the controller
equation. In this case, the converter output is considered
constant and equal to its local average during the sample
interval. No previous knowledge of discrete control theory is
required.
The design of the DC control loop is carried out by
linearizing the converter model and applying a PI controller
plus a pre-filter strategy to accomplish the desired transient
performance.
Sinusoidal signal, synchronized with the mains voltage are
obtained by a simple and efficient PLL based on [2].
The performance of the control algorithms is verified by
simulations (using MatLab) and by an experimental setup
using a low power converter.
The control algorithms were implemented by using a
dedicated DSP (digital signal processor) specially designed
for power electronic applications.
II. MODELING OF VSC
A. AC side
Fig. 1 shows the VSC rectifier and its connection to the
mains (three phase/three wire system) through equivalent
inductors (L) (filter + transformer inductance). Terminal G
2
,
not present in the real converter, is used here in order to
simplify the equivalent circuit modeling.
v
cr

v
cs

v
ct

L L L
G
1

v
t
v
r
v
s

S-
S+
T-
T+
R-
R+
i
r
i
s
i
t

G
3

v
DC

L
O
A
D

i
DC

G
2

2C
2C
G
2

v
d

v
d

v
cr

v
cs

v
ct

Fig. 1: Three-phase VSC model.
Fig. 2 introduces the simplified AC side model of the
VSC, where the converter is modeled as three, wye
connected ideal voltage sources. The sum of the three
o
individual mains voltages (
t s r
v v v , , ) is considered to be null
(eq. 1).
0 = + +
t s r
v v v (1)
The sum of the equivalent voltages at converters AC side
(
ct cs cr
v v v , , ), defined by eq. 3.3 is also null (eq. 2).
| | | | 0 1 1 1 1 1 1 = = = + +
c c ct cs cr
v v v v B v (2)
As the voltage between points G
1
and G
3
is zero, G
1
and G
3
can be connected for modeling purposes (Fig. 2).
Equation (3), in matrix form, can be obtained from Fig. 2.
( ) ( )
c c
L L dt
d
V B V V V
I
= =
1 1
(3)
G3
G1
vcr
vct
vcs
vs
vt
vr
MAINS CONVERTER
L
L
L
is
ir
it
Fig. 2: Simplified AC side model.
The matrixes in eq. (3) are defined in equations 3.1 to 3.5:
(
(
(
=
t
s
r
i
i
i
I
(3.1),
(
(
(
=
t
s
r
v
v
v
V
(3.2),
(
(
(

=
2 1 1
1 2 1
1 1 2
3
1
B
(3.3),
(
(
(
=
ct
cs
cr
c
v
v
v
V
(3.4) and
c
ct
cs
cr
c
v
v
v
V B V =
(
(
(
=
(3.5)
The converter output voltages
ct cs cr
v v v , , can assume the
values
d
v and
d
v + ( 2 /
DC d
v v = is the voltage on each
capacitor drawn in Fig. 1). This results in eq. 3.6:
d
t
s
r
ct
cs
cr
c
v
m
m
m
v
v
v
(
(
(
=
(
(
(
= V
(3.6)
The instantaneous modulation indexes m
r
, m
s
and m
t
assume the values 1 or +1, and are written in a
compact matrix forming eq. 3.7.
(
(
(
=
t
s
r
m
m
m
m
(3.7)
Eq. 4 results from (3), (3.6) and (3.7).
( )
d
v
L dt
d
= m B V
I 1
(4)
B. DC side
Figure 3 presents the simplified model of DC side of a
VSC. The PWM converter is represented by the current
sources
r
r
i
m
2
,
s
s
i
m
2
and
t
t
i
m
2
, and the DC load by a
current source i
DC
. The voltage v
DC
is the total DC link
voltage (
D DC
v v 2 = ).
vDC
iDC
C
iC mt/2.it mr/2.ir ms/2.is
Fig. 3. Simplified model of VSC, at DC side
_
PWM
v
DC

C
Load
i
refT

v
t

I
ref

+
i
refR

v
r

v
CrefR
v
CrefS
v
CrefT

v
s

i
refS

G
c

i
s

i
t

v
r

Mains
v
t

v
s

Converter
PLL
v
r

v
s

v
t

V
DCref

PI
i
t
i
r
i
s

Deadbeat
Controller
m
s
m
t
m
r

L
Fig. 4. Block diagram of system: converter and control blocks.
i
r

G
p

DB
R

DB
T

DBs
o
Equation (5) results from the circuit in Fig. 3, and equations
3.1 and 3.7.
) 5 (
2
1 1
2 2 2
1 1
|
.
|
\
|
=
= |
.
|
\
|
+ + = =
DC
t
DC t
t
s
s
r
r
C
DC
i
C
i i
m
i
m
i
m
C
i
C dt
dv
m I
III. CONTROL STRATEGY
A. General outline
The objective of the control strategy is to obtain sinusoidal
AC currents in phase with the AC voltages (unitary power
factor). DC side voltage is boosted above AC side peak
voltage, and is regulated at the reference v
DCref
.
For the AC side current tracking, a deadbeat control
strategy was used [5][7][8][9][12]. The DC side voltage
control adopts a proportional-integral controller (PI). There
are, thus, AC current and DC voltage control loops
[1][2][4][5][6][10][11].
Fig. 4 schematically exhibits the previously described
blocks, and also the PLL block, which generates reference
sinusoidal signals
t s r
v v v , , with amplitude equal to one,
synchronized with mains voltages
r
v ,
s
v ,
t
v . The PLL block
generates a pulse train synchronized with the mains, which
are used by the sample/hold and PWM blocks [2].
B. Current loop
The AC current control strategy, based on the deadbeat
approach, is illustrated in Fig. 5 for the one phase case. The
controller aim is to nullify the error in the ) 1 ( + k
th
sampling
instant, independent of the error in the previous k
th
instant.
i
r e f e r e n c e
- v
D

k k + 1 k + 2 k + 3
s a m p l i n g i n s t a n t s
V
c r e f

e
r
r
o
r

i
a c t u a l
v
c

+ v
D

Fig. 5. Deadbeat behavior diagram.
In order to obtain the deadbeat behavior, it is necessary to
impose ( ) k v
c
at the k
th
sampling time, resulting in eq. (6).
) 1 ( ) 1 ( + = + k i k i
ref
(6)
Eq. (7) can be written for each one of the phases.
( )
c
v v
L dt
di
=
1
(7)
Integration of eq. (7) results in eq. (8).

+ +
=
) 1 (
) (
) 1 (
) (
) (
1
k t
k t
c
k i
k i
d v v
L
di (8)
If the mains voltage can be considered constant during the
time interval , the left side of (8) can be written, as shown
in eq. (9).
) ) ( ) ( (
1
) ( ) 1 ( = + k v k v
L
k i k i
cref
(9)
The variable is the sampling period.
Substituting eq. (6) in eq. (9), results in eq. (10).
+ = + ) ) ( (
1
) ( ) 1 (
cref ref
v k v
L
k i k i (10)
From eq. (10),
cref
v can be written as shown in eq. (11).
( ) ) ( ) ( ) 1 ( ) ( k v k i k i
L
k v
ref cref
+ +
= (11)
The AC side model presented in Fig. 2 suggests the use of
three independent current controllers for the three phases. An
analysis of eq. (3), with the non-diagonal matrix B, shows the
existence of a coupling between the three phases. A change
in v
cr
, for example, will affect the other two phases. It
happens because the converter equivalent voltages
cr
v ,
cs
v
and
ct
v , responsible for imposes the line currents are
different from the original set of converter voltages
cr
v ,
cs
v
and
ct
v . The line currents waveform will be slightly different
from the ones shown in Fig. 5, but will be coincident at the
sampling time [14]. This fact make possible the use of three
independent dead beat controllers in spite of the existing
coupling between the three phases.
Thus, one has three reference voltages
CrefT CrefS CrefR
v v v , ,
updated twice each switching cycle and applied to a PWM
generator with asymmetric sampling.
C. DC voltage loop
The DC voltage control loop (Fig. 4) is implemented with
the DC voltage feedback through a PI controller, which
generates a reference current
ref
I , multiplied by the voltage
references generated by the PLL block (
t s r
v v v , , ) providing
the reference currents (
reft refs refr
i i i , , ) for the deadbeat
controller. Thus, the DC voltage controller acts on the
amplitude of the AC side current (Fig. 4).
The open-loop transfer function relating the output voltage
v
DC
and the reference current i
ref
can be obtained from Fig. 2
and 3. Equation (12) is obtained based on the instantaneous
power relationship.
DC DC
DC
DC
t
t
s
s
r
r t t s s r r
i v
dt
dv
C v
dt
di
L i
dt
di
L i
dt
di
L i i v i v i v
+ + +
+ + = + +
(12)
Considering sinusoidal and low ripple AC currents in
phase with the sinusoidal mains voltages, results in eq. (13.1,
13.2 and 13.3).
x v = V (13.1)
o
x i =
ref
I (13.2)
Where:
(
(
(
(
(
(
=
)
3
2
cos(
)
3
2
cos(
) cos(

t
t
t
x
and
2
3
=
t
x x (13.3)
The parameters V and I
ref
are the peak value of the mains
voltage (
t s r
v v v , , ) and the reference currents
reft refs refr
i i i , , .
The non-linear transfer function in eq. 14 is obtained from
eq. (12) and eq. (13).
DC DC
DC
DC ref
t
i v
dt
dv
v C I V V + = =
2
3
i (14)
Linearization is applied around steady state operation point
(
DC
v ,
ref
I ). The signals v
dc
and I
ref
are rewritten
according to eq. (15).
ref ref ref
DC DC DC
I I I
v v v
+ =
+ =
(15)
The linearized transfer function is given by eq. (16):
( )
) (
) (
1 s i
s V
s
s G
ref
DC
=
+

= (16)
Where:
DC
DC
i
v C
=
(16.1)
DC
i
V
2
x
=
(16.2)
Equation (16.3) describe the transfer function of the PI
controller G
C
(s).
( )
s
K
K s G
I
P C
+ = , (16.3)
Considering the pre-filtering function G
P
(s) (eq. 17.1), the
closed-loop transfer function of the system is given by eq.
(17).
( ) ( )
) (
) (
1
2
s V
s V
s G
K K K K
s s
K K K K s
s G
DCref
DC
P
I P
I P
T
=
+ |
.
|
\
|
+
+
+
=
(17)
The PI controller constants, K
P
and K
I
are chosen in order
to obtain optimum ITAE performance [16]. The closed-loop
transfer function zeros are eliminated by introducing the pre-
filtering G
P
(s) (Fig. 4). G
P
(s) is given by eq. (17.1).
( )
I P
P
K K K K s
s G
+
=
1
(17.1)
Applying a settling time value equal to two main cycles
and damping ratio of 0.7, the close-loop transfer function
result is eq. (18).
( )
29241 4 , 239
1
2
+ +
=
s s
s G
T
(18)
D. PLL block
PLL block generates three sinusoidal references
(
t s r
v v v , , ) in phase with each one of the reference voltages
v
r
, v
s
and v
t
(measured at the AC side of the converter) [2].
PLL block also synchronizes the sampling and switching
pulses and, together with the deadbeat controller, guarantees
null phase displacement between current and voltage signals
at the AC side. Fig. 6 illustrates PLL operation for one phase.
For a given fixed number of sampling pulses per cycle of
the mains voltage (PPC), the PLL block forces the first
sampling pulse (CA=0) to be coincident with the rising zero
crossing of the reference AC voltage (Fig. 6), and inserts
PPC equally spread sampling pulses per mains cycle. At
the beginning of each cycle (CA=0) the algorithm calculates
the error, according to eq. 19.
error= CA PPC (19)
CA is the sampling pulse number counter. CA is reset
after counting PPC pulses. With this error information, the
PLL recalculates the next sampling period width that
forces the next pulse with CA=0 to be coincident with a
positive zero crossing of the mains voltage, ensuring
synchronization.
The PLL algorithm is applied only for the phase r. Its
corresponding sinusoidal output
r
v is obtained through a

CA=0 CA=PPC- 1
CA=1 CA=0
B
A
error
In each cycle, the error
(delay or advancement
related to voltage zero
crossing) is calculated by
the PLL.
With the error value,
the new interval
between two sampling
pulses is calculated.
At the next cycle, the
error related to zero
crossing is null.
CA=1
Fig. 6. PLL operation diagram.

o
look up table. In this work, the signals
s
v and
t
v are
calculated to make the set
t s r
v v v , , equally displaced
waveforms. The mains phase sequence must be measured
during the initialization process of the control program.
IV. NUMERIC SIMULATION
The system was simulated using MATLAB. The following
results show simulation with DC capacitor initially charged
with nominal DC voltage and inductors with null current at
initial instant.
Simulations were carried with:
- DC voltage: v
DC
=350(V)
- DC load: R=350()
- DC capacitor: C=400(F)
- Line frequency: f=60(Hz)
- RMS line voltage: v
AC
=220(V)
- PWM frequency: f
PWM
=6(kHz)
- Line inductors: L=165(mH)
- Asymmetric sampling
Fig. 7 shows AC currents and Fig. 8 shows voltage and
current at one of the AC phases (phase r).
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07
-2
-1.5
-1
-0.5
0
0.5
1
1.5
2
time (s)
AC currents (A)
Fig. 7. Currents i
r
, i
s
and i
t
, AC side (simulation).

0 0.01 0.02 0.03 0.04 0.05 0.06 0.07
-2
-1.5
-1
-0.5
0
0.5
1
1.5
2
Vr(t)/100 (V)
Ir(t) (A)
time (s)
Fig. 8: Voltage (V/100) and current, phase r (simulation).
System behavior with plant disturbances was also
simulated. Fig. 9 shows voltage and current waveforms at
phase r, with the system exposed to disturbances. Fig. 10
shows the result of these same disturbances at the output DC
voltage. Five perturbation stages can be distinguished: A.
System is energized; B. 10% over voltage step at AC side; C.
returns to the nominal AC voltage; D. DC load is removed
(load rejection); and E. full load is reintroduced.
Overshoots at v
DC
due to full load insertion are lower than
3%. Transient at v
DC
vanish in periods shorter than two main
cycles, as specified in item III-C.
It is worth noticing in Fig. 9 the AC current reverse during
period D, returning the energy stored in the capacitor after a
load rejection to the mains.
Fig. 9 also shows that the disturbances caused by AC
voltage fluctuation are adequately compensated.
Fig. 11 shows harmonic content for AC line current ir(t).
One can see harmonic components around hundred times AC
frequency, which corresponds to switching frequency. The
harmonic amplitudes are around one percent of the
fundamental current.

0 0.05 0.1 0.15 0.2 0.25
-2
-1.5
-1
-0.5
0
0.5
1
1.5
2
time(s)
vr(t)/100 (V)
ir(t) (A)
A C D E B
Fig. 9. Waveforms of voltage (V/100) and current in r phase, with
disturbance (simulation).
0 0.05 0.1 0.15 0.2 0.25
340
342
344
346
348
350
352
354
356
358
360
vDC(t) (V)
time (s)
A B C D E
Fig. 10. Waveform of DC voltage in the output rectifier, with disturbance
(simulation).
o
0 20 40 60 80 100 120
0
0.0022
0.004
0.006
0.008
0.01
0.012
0.014
Amplitude (PU)
Superior harmonic order
Fig.11: Harmonic content of current ir(t) (simulation fundamental
component (1 PU amplitude) is not shown).
V. INFLUENCE OF PARAMETER MISMACHES
There are two possibilities for parameter mismaches [8].
The first one occurs when a LC line filter is included
between the mains conecting point and the rectifier
(including the original inductance L) to minimize the AC
current ripple. If the AC voltages are measured at the
connecting point, the LC filter acts as a non modeled
dynamic, that was not taken into account in equation (3), and
will deteriorate the performance of the dead-beat controller.
The second case occurs when the equivalent inductance L
assumes the value L
DB
in the dead-beat algorithm, and L
A
is
its actual value. Reference [8] concludes that the closed loop
system is instable for
2 >
A
DB
L
L
.
Figures 12a, 12b and 12c show the behavior of the system
for the limit case
2 =
A
DB
L
L
. The line current ir(t) will not
track the reference current, presenting amplitude and phase
error (Fig. 12a). The DC loop is active, as can be seen in Fig.
12b, compensating the error of the V
DC
, in spite of the error
introduced by the current loop. Fig. 12c shows the
displacement between v and i, decreasing the power factor
(PF) to 0.9607.
Reference [8] also analyses the case where the AC voltage
is estimated, requering no voltage sensor. For this case,
instability is reached for
2 . 1 >
A
DB
L
L
. Changes or differences
between L
A
and L
DB
are more critical for this case.
In this paper, the mains voltage are measured at the input
of the inductor L + rectifier set. Even if a LC filter is
included, the measuring point must not change. So the model
shown in Fig. 2 is still valid, and the current loop will be
robust.
Inductor resistance can also be taken into account. For a
practical case, the quality factor Q (
R
L
Q

=
) of the inductor
can be considered around 10. For 60Hz mains, the time
constant is
ms
R
L
5 , 26 =
, that is 156 times greater than the
switching period (0,1667ms). For the above discussed values,
the inductor can be considered as a pure inductance for the
deadbeat algorithm.
0.2 0.202 0.204 0.206 0.208 0.21 0.212 0.214 0.216 0.218 0.22
-1.5
-1
-0.5
0
0.5
1
1.5
i
refR
(t) (A)
i
r
(t) (A)
time(s)
Fig. 12a. Reference current i
refR
and current, phase r, with maximum
mismatch in the inductor (simulation).
0 0.05 0.1 0.15 0.2 0.25
336
338
340
342
344
346
348
350
352
354
time (s)
vDC (V)
Fig. 12b. Waveform of DC voltage in the output rectifier, with maximum
mismatch in the inductor (simulation).
0.2 0.202 0.204 0.206 0.208 0.21 0.212 0.214 0.216 0.218 0.22
-2
-1.5
-1
-0.5
0
0.5
1
1.5
2
v
r
(t)/100 (V)
i
r
(t) (A)
time (s)
Fig. 12c. Phase r, voltage (v/100) and current, with maximum mismatch in
the inductor (simulation).
VI. EXPERIMENTAL SETUP
The control algorithm was implemented in a DSP (Analog
o
Devices ADMC-401 [3], 16 bits, fixed point, 26MHz clock),
specially designed for power electronics applications. This
DSP includes as special features, an internal three-phase
PWM generator and analog to digital (A/D) and digital to
analog (D/A) converters.
Two AC line voltages and two AC line current are
measured, allowing the calculation of the third line voltage
and line current. Measurements are done with Hall effect
voltage and current sensors (LEM LV25-P and LA25-NP).
The three-phase bridge converter, in-house developed,
employs MOSFET transistors (IRF 840) and IRF2110
drivers.
This section introduces some experimental results.
Experimental values are:
- DC voltage: v
DC
=350(V)
- DC load: R=400()
- DC capacitor: C=400(F)
- Line frequency: f=60(Hz)
- Line voltage: v
AC
=220(V)
- PWM frequency: f
PWM
=6(kHz)
- Line inductors: L=100(mH)
- Symmetric sampling
As in the simulated cases, no additional filter was included
in the circuit of Fig. 1.
Fig. 13 show DC voltage, AC line voltage and AC line
current waveforms. One can observe AC voltage distortion
due to relatively low line regulation at the point of common
coupling, as well as high frequency noise due to the lack of
AC filter.
*
Fig. 13. Experimental waveforms of DC voltage (CH1-center) phase voltage
(CH2-up) and line current (CH3-down). (Scales: CH1: 100V/div; CH2: 100
V/div; CH3: 1A/div).

DC load variation was done changing load from R=490()
to R=360 () and vice-versa (Figs. 14 and 15). Test
conditions show negligible DC voltage variation with load

The legend of the experimental results (
) does not show the real

amplitudes, because the measurements were done with differential probes
(voltages Tektronix P5200) and current probes (Tektronix A6303 and
A6303).
(partial) insertion and (partial) rejection.
*
Fig. 14. Experimental waveforms of AC phase voltage (CH3-up), DC
voltage (CH1-center) and line current (CH2-down), during a DC load
insertion. (Scales: up: 250V/div; center: 100 V/div; down: 1A/div).

*
*
voltage (CH1-center) and line current (CH2-down), during a DC load partial
rejection. (Scales: up: 250V/div; center: 100 V/div; down: 1A/div).*
Figs. 16 and 17 show complete DC load insertion and
rejection (load value R=400 ()). As Fig. 13 shows, it is
difficult to see the effect on DC voltage variation. One can
see that with no load current there is AC current, imposed by
the voltage control loop in order to keep DC voltage
constant, feeding converter (low) losses.
o
*
connection. (Scales: up: 250V/div; center: 100 V/div; down: 1A/div).*
*
connection. (Scales: up: 250V/div; center: 100 V/div; down: 1A/div).*
VII. CONCLUSIONS
A three-phase PWM rectifier with deadbeat current loop
was presented. A simplified non-linear model was shown for
the AC/DC converter. An intuitive approach was used for
determining the deadbeat algorithm, which was shown to be
robust even to large parameter mismatch. The linearized
model of the converter was used for the design of the DC
control loop. The fixed parameters PI controller showed good
performance even for large transient in the load.
The parameters of linearized model depend on the
operating point, affecting the performance and stability
margin. This matter demands further analyses and will be
treated in a future paper.
Also, an improved behavior of the AC current ripple can
be easily obtained by the use of space vector modulation,
which would require the deadbeat algorithm to be computed
in the space vector domain.
Its well known that the space vector behavior can be
obtained by adding a special zero sequence signal to the three
references of the triangular PWM. A coming paper will show
the merits of working in the r,s,t domain, with simple control
algorithms, instead of working in the space vector domain.
A simple PLL, based on the deadbeat strategy, is designed
and implemented in this paper.
REFERENCES
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http://www.dsce.fee.unicamp.br/~antenor/Digital.html;
[2] Matakas, L. Jr, Masada, E., Morizane, T., Koseki, S. Full Digital
Control of Power Electronics Converter Using Transputers
Proceedings of the 4
th
Transputer/Occam International Conference,
June/92, Tokyo, Japan;
[3] ADMC401 Evaluation Kit (http://www.analog.com/);
[4] Duarte, J.L.; Wintjens, J.A.A.; Rozenboom, J. Advantages of a
Fully Digitized Preconditioner. In: International Conference on
Power Quality: End-use Applications and Perspectives PQA94,
3., Amsterdam, 1994. Proceedings. Amsterdam, KEMA, 1994, Vol.1.
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[6] Qiao C.; Smedley, K.M.; A Topology Survey of Single-Stage
Power Factor Corrector with a Boost Type Input-Current-Shapper
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Three-Phase Voltage-Source PWM Converters: A Survey. IEEE
Transactions on Industrial Electronics, Vol. 45, No. 5, October
1998. p. 691-703.
[8] Buso, S.; Malesani, L.; Mattavelli, P. Dead-Beat Current Control for
Active Filters. IEEE 1998.
[9] Kawamura, A.; Haneyoshi, T.; Hoft, R. G. Deadbeat Controlled
PWM Inverter with Parmeter Estimation Using Only Voltage
Sensor IEEE Transactions on Power Electronics, Vol. 3, No. 2
April 1988.
[10] Kawamura, A.; Yokoyama, T. Comparison of Five Different
Approaches for Real Time Digital Feedback Control of PWM
Inverters. IEEE, 1990.
[11] Kawamura, A.; Yokoyama, T. Comparison of Five Control Methods
for Digitally Feedback Controlled PWM Inverters. EPE, Firenze,
1991.
[12] Kawabata, T.; Miyashita, T.; Yamamoto, Y. Dead Beat Control of
Three Phase PWM Inverter IEEE Transactions on Power
Electronics, Vol. 5, No. 1, January 1990.
[13] Miguchi, Y.; Kawamura, A.; Hoft, R. Optimal Pole Assignment for
Power Electronics Systems. Annual IEEE Power Electronics
Specialists Conference, Toulouse, 1985.
[14] Matakas Jr., L. High Power, High Performance Parallel Connected
Multiconverters: Analysis and Control In: 11
o
Congresso Brasileiro
de Automtica, So Paulo, SP. 1996, CBA.
[15] Astrom, K.; Wittenmark, B. Computer Controlled Systems Theory
and Design 2
nd
ed. Prentice-Hall International Editions. 1990.
[16] Dorf, R.; Bishop, R. Modern Control Systems 8
a
ed. Addison-
Wesley. 1998
o
BIOGRAPHICAL DATA
Loureno Matakas Jr. obtained his undergraduate (1983)
and graduate degrees (1989 and 1998) at the University of
So Paulo. He worked as an Assistant Professor at the
university of Tokyo and is now at the University of So
Paulo, Catholic University of Sao Paulo, and Sao Judas
University. His research areas are high power factor
rectifiers, modeling and control of power converters,
implementation of high power converters, and application of
power converters to power systems.
Wilson Komatsu obtained his undergraduate degree in 1987,
and graduate degrees (1992 and 2000) at the University of
So Paulo. He is now an Assistant Professor at the University
of So Paulo. His research areas are HVDC, modeling and
control of power converters, implementation of high power
converters, and application of power converters to power
systems.
Alisson Dias Junqueira received the B.S. degree in
electrical engineering from the University of So Paulo,
Brazil in 2000. He is currently a post-graduating student in
electrical engineering from the University of So Paulo.
o
MELHORIA DO FATOR DE POTNCIA ATRAVS DO AUMENTO DO
NMERO DE PULSOS DE CONVERSORES GRAETZ COMUTADOS PELA
REDE: MODELAGEM E RESULTADOS EXPERIMENTAIS
Angelo J. J. Rezek; Jos P. G.de Abreu; Valberto F.da Silva; Jos M. E. Vicente; Jos A. Cortez;
Otavio H. S. Vicentini; Adriana Cortez de S; Adriana A. S. Izidoro
Instituto de Engenharia Eltrica UNIFEI - Universidade Federal de Itajub
C.P.: 50 CEP:37500-903 Itajub-MG - Brasil
e-mail: rezek@iee.efei.br
Mauro S. Miskulin
FEEC/UNICAMP - Universidade Estadual de Campinas
C.P.: 6101 CEP:13081-970 Campinas-SP - Brasil
Resumo A corrente alternada (CA) de conversores
comutados pela rede no senoidal, gerando desta
maneira, harmnicos em sistemas eltricos.
Conversores Graetz de seis pulsos so amplamente
utilizados na indstria. Conversores de doze pulsos
podem ser implementados a partir da associao de dois
conversores de seis pulsos em srie ou em paralelo. No
entanto, necessria a utilizao de transformadores de
alimentao. Estes transformadores devem ser
conectados de modo que seus ngulos de tenso de fase
sejam defasados de trinta graus entre si. Harmnicos de
ordem inferior (5 e 7) so eliminados neste caso,
tornando estes transformadores adequados para a
aplicao proposta.
Uma excelente reduo de harmnicos pode ser obtida
quando multiconversores de 24 e 48 pulsos so
implementados, pela associao de quatro ou oito
conversores graetz de seis pulsos, respectivamente.
Quando o nmero de pulsos do conversor aumentado,
haver tambm uma melhoria no fator de potncia do
sistema. Resultados experimentais sero apresentados e
discutidos.
Abstract - The alternating current (AC) of line-
commutated converters is non-sinusoidal, generating,
therefore, harmonics in the electric system.
Six-pulse graetz line-commutated converters are
widely employed in industry. Twelve-pulse converter can
be achieved by associating two six-pulse converters in
series or in parallel. However it is necessary to use supply
transformers. These transformers are connected in such a
way that the secondary voltage phase angles are
displaced thirty degrees in relation to each other. Lower
order characteristic harmonics are eliminated in this case
(5, 7), rendering these transformers as adequate for
the proposed application.
A very good harmonic mitigation can be obtained
when 24 or 48 - pulse multiconverters are employed, by
associating four or eight graetz six - pulse converters,
respectively. When the converter pulse number is
increased there will be also, a system power factor
improvement. Experimental results will be presented and
discussed.
NOMENCLATURA
Fp Fator de potncia do conversor.
I
1
Valor (RMS) da corrente fundamental de fase.
I Valor (RMS) da corrente de fase.
1
ngulo de fase da corrente fundamental I
1.
ngulo de comutao (em radianos).
ngulo de disparo do conversor.
ngulo auxiliar.
I
d
Corrente no lado CC (corrente contnua).
m Nmero de pontes conectadas em srie.
I
n
Valor (RMS) do harmnico de corrente de ordem n.
n Ordem do harmnico.
I
n0
Valor (RMS) da corrente harmnica de ordem n, para
ngulo de comutao = 0.
I
10
Valor (RMS) da corrente fundamental, para ngulo de
comutao = 0.
DA Defasagem Angular.
FRH Fator de reduo de harmnicos.
FDH Fator de distoro de harmnicos.
H; K; H
1
; K
1
Valores auxiliares para clculo de FRH.
k Varivel auxiliar para determinao de n (k= 0,1,2,3...).
I INTRODUO
Transformadores especiais conectados em delta zig-zag (-
15, 0, 15, 30) ou estrela delta estendido (15)
podem ser utilizados para que se obtenha 15 de
defasamento para implementao de multiconversores de 24
pulsos. No caso de um multiconversor de 48 pulsos, so
necessrios 7,5 de defasamento angular na tenso
secundria, o qual pode ser obtido atravs da utilizao dos
transformadores especiais mencionados anteriormente. Um
autotransformador especial ADZ (7,5) [10] foi tambm
desenvolvido e utilizado, como mostra a figura 9.
Uma recente e importante aplicao de sistemas
multiconversores pode ser exemplificada na utilizao do
48-pulse Static Var Generator - SVG (gerador esttico de
reativos de 48 pulsos), no sistema apresentado em [16] e em
inversores de 24 pulsos para serem aplicados em Adjusted
Speed Drives ASD (Acionamentos de velocidade
regulvel). Estes ASDs, oferecem significativas vantagens
o
em aplicaes de processos de ventilao e bombeamento,
em termos de alta eficincia e performance, apresentando
maior confiabilidade em processos de reas crticas, como
por exemplo, bombeamento de petrleo [17].
II FATOR DE POTNCIA DE CONVERSORES
O fator de potncia de conversores pode ser obtido pela
expresso:
1
1
cos
|
.
|
\
|
=
I
I
Fp (1)
= + (2)
Sendo um ngulo auxiliar igual soma dos ngulos de
disparo e de comutao.
Considerando-se o efeito da comutao, tem-se que [2]:
tg

1
2 2 2
2 2
=
+
sen sen
cos cos
(3)
Desprezando-se o efeito da comutao pode-se obter a
seguinte expresso:
1
= (4)
Novamente desprezando-se o efeito da comutao [8]:
I1
6
=
I
d
m (5)
I
I
n
n =
1
(6)
III REDUCO DE HARMNICOS ATRAVS DO
EFEITO DA COMUTAO
A comutao um fator de reduo de harmnicos. As
expresses (7) a (9) mostram o clculo do Fator de Reduo
de Harmnicos (FRH = I
n
/ I
n0
) [7],[2].
(
+
+
=
1
) 2 / ) 1 sen((
n
n
H

(7)
(
=
1
) 2 / ) 1 sen((
n
n
K

(8)
I
I
H K 2HKcos n
n
2 2
0
=
+ +
( )
(cos cos )
2

(9)
A expresso (9) no vlida para n=1 e de acordo com
[2]:
H
1
=cos2 -cos2 (10)
K
1
=sen2-sen2-2 (11)
I
I
H K
1
10
1
2
1
2
=
+
4(cos cos )
(12)
A Tabela 1 mostra o Fator de Reduo de Harmnicos
(FRH), considerando-se as expresses (9), (12) e tambm os
resultados obtidos atravs da utilizao de um programa FFT
[5], para 256 amostras. Considerou-se para o conversor de
doze pulsos que = 0 e = 15.
TABELA 1
FRH para = 0 e = 15.
n
Ordem
Harmnica
FRH
Programa
FFT
FRH
Expresses (9)
e (12)
1 0,9981 0,9980
11 0,7899 0,7899
13 0,7175 0,7174
23 0,3457 0,3453
25 0,2927 0,2922
IV MELHORIA DO FATOR DE POTNCIA ATRAVS
DO AUMENTO DO NMERO DE PULSOS
Desprezando-se o efeito da comutao, tem-se que:
cos
I
I
1
|
.
|
\
|
= Fp (13)
De acordo com a expresso (6):
I
I
n
1
2
n 1
=
|
\
|
.
|
=
(14)
Assim, para operao em 6 pulsos, tem-se:
n=6k 1 (1, 5, 7, 11, 13,...)
Fp
6p
=0,9550cos (15)
Para 12 pulsos, tem-se:
n = 12k 1 (1, 11, 13, 23, 25,...)
Fp
12p
=0,9901cos (16)
n = 24k 1 (1, 23, 25, 47, 49,...)
Fp
24p
=0,9978cos (17)
n = 48k 1 (1, 47, 49, 95, 97,...)
Fp
48p
=0,9996cos (18)
o
V CONVERSOR DE 12 PULSOS
A. Um conversor de 12 pulsos convencional.
A figura 1 mostra um conversor de 12 pulsos
convencional, formado por duas pontes graetz de 6 pulsos em
srie, alimentadas por transformadores conectados em
estrela-estrela (0) e estrela-delta (30) - (Trs enrolamentos).
Figura 1- Conversor de 12 pulsos convencional.
Estes conversores so utilizados na maioria dos sistemas
de converso CA-CC (sistemas HVDC), como por exemplo,
no projeto HVDC de ITAIPU.
Figura 2-Formas de onda experimentais e simuladas de corrente de
alimentao e tenso (CC) de sada para um conversor de 12 pulsos
( = 30; = 1,5).
A Figura 2 mostra as formas de onda experimentais e
simuladas da corrente de alimentao e tenso (CC) de sada
para ngulos de disparo e comutao de = 30 e = 1,5,
respectivamente.
B. Conversor de 12 pulsos opcional [3].
Uma diferente opo em 12 pulsos pode ser obtida atravs
de transformadores com conexo estrela - delta estendido
( 15). A Figura 3 mostra este tipo de transformador.
Os tapes ajustados para que se obtenha uma relao de
transformao de 1:1 e uma defasagem angular de 15 na
tenso secundria so [1]:
N
2
= 0,518N
1
(19)
N
3
= 0,897N
1
(20)
Figura 3 Transformador com conexo estrela - delta estendido.
A Figura 4 mostra um conversor de 12 pulsos alternativo.
simuladas da corrente de alimentao e da tenso (CC) de
sada, para ngulos de disparo e comutao iguais a = 30 e
= 1,5, respectivamente.
Figura 4 Conversor de 12 pulsos alternativo.
o
Figura 5 Formas de onda experimentais e simuladas de corrente de
alimentao e tenso (CC) de sada para um conversor de 12 pulsos
alternativo ( = 30; = 1,5).
VI CONVERSOR DE 24 PULSOS
A. Conversor de 24-Pulsos utilizando transformadores
conectados em delta zig-zag.
A Figura 6 mostra um transformador conectado em
delta/zig-zag.
Os tapes N
2
e N
3
necessrios para a obteno dos
defasamentos angulares: -15; 0; 15 e 30 so apresentados
na Tabela 2 [1].
TABELA 2
Tapes N
2
e N
3.
D.A. TAPE N
2
TAPE N
3
-15 141,42 % 51,76 %
0 100 % 100 %
15 51,76 % 141,42 %
30 0 % 173,21 %
Figura 6 Transformador conectado em Delta / Zig-Zag.
B. Conversores de 24 Pulsos alimentados por
transformadores com conexes estrela-estrela (0); estrela
delta (30); estrela delta estendido ( 15).
Estes sistemas de 24 pulsos podem ser obtidos atravs da
associao convencional (figura 1) e alternativa (figura 4) de
conversores de 12 pulsos. O defasamento angular de 15 na
tenso secundria novamente alcanado.
C. Resultados Experimentais e de Simulao
A Figura 7 mostra um conversor de 24 pulsos, onde
podem ser visualizadas as duas opes apresentadas
anteriormente em VI A e VI B.
Figura 7 Conversor de 24 pulsos.
o
Figura 8 Formas de onda experimentais e simuladas de corrente de
alimentao (I
A
) e tenso CC de sada (UPN) para um conversor de 24
pulsos ( = 30; = 1,5).
Corrente: 1 div. Vertical = 2[A]
Escala Horizontal: 1div. = 2[ms]
Tenso: 1 div. Vertical = 50[V]
Escala Horizontal: 1div. =1[ms]
simuladas de corrente de alimentao (IA) e tenso CC de
sada (UPN) para = 30 e = 1,5.
VII CORRENTE CA EXPERIMENTAL PARA UM
MULTICONVERSOR DE 48 PULSOS
A Figura 9 mostra um multiconversor de 48 pulsos
(configurao srie).
Figura 9 Multiconversor de 48 pulsos (configurao srie).
O equipamento ADZ mostrado na figura 9 um
autotransformador defasador (7,5) [10]. Este equipamento
possui relao de transformao 1:1, sendo responsvel
apenas pela introduo do defasamento necessrio de 7,5
nas tenses dos secundrios dos transformadores
alimentadores dos conversores.
A Figura 10 mostra o aspecto da corrente CA, IA e da
tenso de fase U
an
para = 0 e = 4 [4].
Figura 10 Corrente CA I
a
e tenso de fase U
an
de um multiconversor de 48
pulsos ( = 0; = 4).
Corrente: 1 div. Vertical = 3[A]
Tenso: 1 div. Vertical = 60[V]
Escala Horizontal: 1div. = 5[ms]
VIII RESULTADOS EXPERIMENTAIS
Conversores de 6-12-24-48 pulsos formados por pontes de
diodos conectadas em serie foram desenvolvidos em
laboratrio, a fim de se comparar os resultados tericos de
fator de potncia calculados atravs das expresses (15, 16,
17, 18) com os resultados experimentais obtidos durante
ensaios. Como pontes a diodos foram utilizadas, equivale a
considerar o ngulo de disparo igual a zero graus nas
expresses (15), (16), (17) e (18), para clculo dos fatores de
potncia dos conversores.
Uma carga de resistncia varivel foi conectada aos
terminais de sada (CC) para o multiconversor operando com
6, 12 e 24 pulsos e considerando-se em todos os casos
tenso e corrente de sada CC iguais a 220 [V] e 1,0 [A],
respectivamente.
O equipamento de medio utilizado para medir o fator de
potncia durante os ensaios foi um medidor VOLTECH PM
300 (Three phase-power analyser), apropriado para medies
em circuitos com formas de onda no senoidais.
Os resultados obtidos podem ser observados nas
expresses 21 a 23.
Fp
6p
=0,9560 (21)
Fp
12p
=0,9920 (22)
Fp
24p
=0,9980 (23)
Para outros tipos de carga, como cargas resistivas-
indutivas, os resultados obtidos foram praticamente os
mesmos. Considerando-se um aumento da corrente da sada,
o
o ngulo de comutao aumentar, acarretando numa maior
aproximao da forma de onda da corrente de alimentao
com uma senide. Isto implicar no aumento do fator (FDH
= I
1
/I), o que a princpio possibilitaria um aumento do fator
de potncia. Entretanto, o ngulo de fase da componente
fundamental da corrente,
1
,

aumenta (vide equao 3) e o
correspondente fator de potncia diminuir por este motivo
(vide equao 1). Nas verificaes experimentais feitas no
artigo o ngulo de comutao era baixo e foi desprezado, e
comparou-se, desta maneira os resultados calculados
desprezando-se a comutao com os resultados
experimentais, obtendo-se uma boa aproximao entre
ambos. Para o caso de uma comutao no desprezvel
espera-se tambm uma aproximao entre resultados tericos
de fator de potncia utilizando-se e equao 3 e os resultados
experimentais.
IX CONCLUSO
Os sistemas multiconversores esto sendo aplicados
recentemente em novos sistemas eltricos, conforme pode ser
comprovado pelas referncias [16], [17].
Pode-se concluir que h uma melhoria no fator de
potncia de conversores quando se aumenta o nmero de
pulsos deste conversor, devido ao aumento do Fator de
Distoro de Harmnicos (FDH = I
1
/I). Com FDH igual a 1 ,
equivale a dizer que a onda puramente senoidal. medida
que ocorre diminuio de FDH, significa que a onda mais
rica em harmnicos. O programa FFT utilizado [5]
apresentou uma boa preciso, como mostra a tabela 1.
Transformadores conectados em estrela delta estendido
so uma boa opo para a implementao de um conversor
de 12 pulsos, considerando-se que as unidades so idnticas,
sendo que a simples inverso da seqncia de fases de uma
delas suficiente para a obteno de uma defasagem angular
15.
Atravs da associao de um conversor de 12 pulsos
convencional com um conversor de 12 pulsos alternativo,
pode-se obter um multiconversor de 24 pulsos. Este arranjo
pode ser utilizado em sistemas industriais e tambm em
sistemas HVDC de transmisso de energia eltrica,
minimizando assim a instalao de filtros para harmnicos.
A comutao responsvel apenas pela atenuao de
harmnicos, e no pela eliminao destes. H na verdade, um
aumento do fator de distoro de harmnicos (FDH), no
entanto, o fator de potncia do conversor diminui, porque o
ngulo de fase
1
da corrente fundamental aumenta (ver
expresso 1).
A principal vantagem de se utilizar um autotransformador
ADZ (figura 9), para a obteno de uma defasagem angular
de 7,5 necessria para operao de um multiconversor de 48
pulsos, o baixo custo deste tipo de equipamento.
Prottipos de multiconversores de 12-24-48 pulsos foram
construdos e testados em nossos laboratrios, de acordo com
[1], [2], [4], [6], [9], [11], [12], [13], [14], [15] e os
resultados experimentais obtidos (expresses 21, 22, 23)
conferem com os resultados obtidos atravs de expresses
tericas para o clculo do fator de potncia de
multiconversores (expresses 15, 16, 17). Pode-se assim
afirmar que o valor do fator de potncia experimental
esperado para um conversor de 48 pulsos certamente estar
prximo dos resultados tericos mostrados na expresso 18.
As formas de ondas de correntes e tenses simuladas,
tambm foram comprovadas pelos resultados experimentais
obtidos (figuras 2,5,8), verificando-se desta forma a
eficincia dos programas de simulao utilizados [11].
[1] A.J.J.Rezek, Modelagem e implementao de sistemas
multiconversores, Tese de doutorado, FEE/UNICAMP,
maio, 1991.
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[15] A. J. J. Rezek; J. P. G. de Abreu; V. F.da Silva; J. M.
E. Vicente; J. A. Cortez; H. S. Vicentini; A. C. de S; M. S.
Miskulin, Power factor improvement of line-commutated
graetz converters by increasing their number of pulses:
modeling and experimental results , artigo aprovado para
publicao e apresentao no IEEE X ICHQP (International
Conference on Harmonics and Quality of Power), de 6 a 9 de
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[16] S. Mori; K. Matsuno; T. Hasegawa; S. Onnishi; M.
Takeda; M. Seto; S. Murakami; F. Isniguro, Development
of a large Static Var Generator using self-commutated
inverters for improving power system stability, IEEE
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[17] E. Cengelci; P. Enjeti; W. Gray A new modular
motor-modular inverter (MM-MI) concept for medium
voltage adjustable speed drive systems, Proceedings IEEE
PESC, pp. 1972-1979, 1999.
DADOS BIOGRFICOS
Angelo Jos J. Rezek, nascido em 1959 em Conceio do
Rio Verde (MG), engenheiro eletricista (1981), mestre
(1986) em engenharia eltrica pela Escola Federal de
Engenharia de Itajub - EFEI, e doutor (1991) em engenharia
eltrica pela Universidade de Campinas - UNICAMP.
docente na atual UNIFEI desde 1981. Suas reas de interesse
so eletrnica de potncia e mquinas eltricas.
Jos Policarpo Gonalves de Abreu, nascido em 1952 na
Ilha da Madeira, Portugal, engenheiro eletricista (1975),
mestre (1980) em engenharia eltrica pela Escola Federal de
Engenharia de Itajub EFEI, e doutor (1991) em
engenharia eltrica pela Universidade de Campinas
UNICAMP. docente na atual UNIFEI desde 1976. Suas
reas de interesse so aplicaes de transformadores
conversores, mquinas eltricas, e qualidade de energia
eltrica.
Jos Antonio Cortez, nascido em 1953 em Itajub (MG),
engenheiro eletricista (1979) pelo Instituto Nacional de
Telecomunicaes - INATEL, mestre (1987) pela
Universidade de So Paulo (USP-So Carlos) e doutor
(1997) em engenharia eltrica pela Universidade de So
Paulo (USP-So Paulo). Suas reas de interesse so
eletrnica de potncia e acionamentos eltricos.
Valberto Ferreira da Silva, nascido em 1951 em Bento
Gonalves (RS), engenheiro eletricista (1976) e mestre
(1980) em engenharia eltrica pela Escola Federal de
Engenharia de Itajub - EFEI, e doutor (2001) pela Escola
Politcnica da Universidade de So Paulo. Suas reas de
interesse so eletrnica de potncia e acionamentos eltricos.
Jos Manuel Esteves Vicente, nascido em 1960 em Fundo,
Portugal, engenheiro eletricista (1987) e mestre (1981) em
engenharia eltrica pela Escola Federal de Engenharia de
Itajub EFEI. Suas reas de interesse so ensaios em
mquinas eltricas e eletrnica digital.
Adriana Cortez de S, nascida em 1975 em So Paulo (SP),
engenheira eletricista (1998) pelo Instituto Nacional de
Telecomunicaes - INATEL 1998. mestre em cincias em
engenharia eltrica, ttulo obtido em 2002 na Escola Federal
de Engenharia de Itajub (EFEI). Atualmente ela est
cursando ps-graduao (doutorado) na rea de eletrnica de
potncia da Universidade Federal de Itajub UNIFEI.
Otavio Henrique Salvi Vicentini, nascido em 1979 em
Itapira (SP), graduou-se em agosto de 2002 em engenharia
eltrica pela Universidade Federal de Itajub (UNIFEI). Suas
reas de interesse so mquinas eltricas e eletrnica de
potncia.
Mauro Srgio Miskulin, nascido em 1947 em Santa Rita do
Passa Quatro (SP), engenheiro eletricista (1971), mestre
(1974) em engenharia eltrica pela Universidade de
Campinas - UNICAMP, e doutor (1980) em engenharia
eltrica por Cranfield Institute of Technology, Inglaterra.
Suas reas de interesse so eletrnica de potncia e mquinas
eltricas.
Adriana Aparecida dos Santos Izidoro, nascida em 1973,
em Cristina (MG), engenheira eletricista formada em 1995
pelo Instituto Nacional de Telecomunicaes (INATEL),
mestre em cincias em engenharia eltrica pela Escola
Federal de Engenharia de Itajub (EFEI), 2000. Atualmente
ela est cursando ps-graduao (doutorado) na rea de
eletrnica de potncia da Universidade Federal de Itajub
UNIFEI.
o
UNIDADE RETIFICADORA TRIFSICA ISOLADA COM ALTO FATOR DE
POTNCIA
Denizar Cruz Martins e Elias Sebastio de Andrade
Universidade Federal de Santa Catarina
Departamento de Engenharia Eltrica
INEP Instituto de Eletrnica de Potncia
Caixa Postal 5119
88040-970 Florianpolis, SC Fone: (48)331.9204 E-mail: denizar@inep.ufsc.br
Resumo Este artigo apresenta a anlise de um
conversor trifsico isolado operando em comutao suave
para aplicao em carregamento de baterias. A estrutura
trabalha com alto fator de potncia sem a necessidade de
circuitos intermedirios. Suas principais caractersticas
so: simplicidade no circuito de comando e controle das
chaves estticas controladas, robustez do circuito de
potncia e alta confiabilidade. Princpio de operao,
anlise matemtica, procedimento de projeto e resultados
experimentais obtidos a partir de um prottipo de
laboratrio (48V/55A) so apresentados.
Abstract This paper presents the analysis of an
isolated three-phase converter operating in soft
commutation as a battery charger. The structure works
with a high power factor without intermediate circuits.
Its main features are: simplicity of the control and drive
circuit, and robustness of the power circuit. Principles of
operation, simulation and experimental results obtained
from a laboratory prototype (48V/55A) are presented.
I. INTRODUO
Nos ltimos vinte anos a Eletrnica de Potncia tem
alcanado um grau de desenvolvimento tcnico e cientfico
surpreendente, tanto no que se refere criao de variaes
topolgicas como no aperfeioamento das estratgias de
comando e controle dos conversores estticos.
Devido a esse enorme desempenho, os conversores
estticos so normalmente utilizados nas mais variadas
aplicaes industriais, e se constituem atualmente em um dos
maiores temas de estudo em engenharia eltrica.
Apesar desse extraordinrio desempenho, o estgio de
entrada dos conversores estticos nos quais se emprega um
retificador a diodo em ponte acoplado a um filtro capacitivo
com capacitncia de valor expressivo, apresenta alguns
srios problemas para a rede eltrica de alimentao. A
associao desses componentes gera uma carga no linear
que, quando conectada ao sistema eltrico de potncia causa
srias distores na corrente de entrada, resultando em um
elevado contedo harmnico.
Devido a esse inconveniente, as pesquisas na rea de
conversores CA-CC trifsicos com alto fator de potncia tm
sido intensificadas, como mostram as referncias [1-7]. Para
o sucesso da pesquisa, as estruturas propostas devem
apresentar algumas peculiaridades tais como: converso da
tenso alternada de entrada em tenso contnua regulada e
isolada na sada, comutao suave, e o menor nmero
possvel de interruptores controlados.
Em [1] tem-se como vantagem a utilizao de conversores
independentes, facilitando o projeto e aumentando a
confiabilidade do sistema. Contudo, a transferncia de
energia realizada em dois estgios, onde o primeiro estgio
consiste em um pr-regulador de fator de potncia. Alm
disso, o fluxo de potncia pulsado e a estrutura apresenta
uma elevada quantidade de componentes.
Os trabalhos apresentados em [2 4] mostram um fluxo de
potncia constante, entretanto, os circuitos de comando e
controle dos interruptores estticos so complexos e a
transferncia de energia ainda realizada em dois estgios.
Os conversores no so independentes, comprometendo a
confiabilidade do sistema. Em [5 7] melhores resultados
so obtidos em termos de rendimento do circuito, operando
com fluxo de potncia constante; porm, ainda apresentam
grandes dificuldades ao nvel de implementao dos circuitos
de comando, devido sua complexidade, e a transferncia de
energia se d tambm em dois estgios.
A estrutura de potncia do conversor proposto neste
trabalho particularmente simples e permite o projeto de um
equipamento robusto com baixo custo, devido s seguintes
razes: no h a necessidade de filtros de baixa freqncia na
entrada e tampouco na sada; as perdas durante a comutao
so praticamente nulas; o circuito de comando muito
simples; cada fase representa um conversor que opera
independentemente dos outros, com um nico estgio de
processamento de energia; e o sistema no necessita de pr-
regulador para correo do fator de potncia.
Com essa topologia obtm-se as caractersticas
fundamentais para a aplicao desejada, ou seja, isolamento
galvnico entre a fonte de entrada e o conversor,
simplicidade do circuito de comando, possibilidade do
controle do fluxo de potncia atravs da modulao da
freqncia agindo sobre dois interruptores por fase,
caracterstica de sada como fonte de corrente, e baixa
ondulao de corrente na sada. H ainda uma outra
importante caracterstica desse conversor, qual seja, o alto
fator de potncia de entrada sem a necessidade de circuitos
intermedirios de correo.
II. CIRCUITO PROPOSTO
A literatura tem apresentado solues para a correo do
fator de potncia em retificadores trifsicos, baseados em
conversores estticos, cujas estratgias podem ser
sumarizadas conforme descrito abaixo:
o
a) Trs conversores monofsicos com dois estgios de
processamento de energia [1]: Nesta estratgia os
conversores de cada fase so independentes permitindo
o uso de mdulos padronizados. No caso de falha de
qualquer mdulo o sistema continua operando com
menor potncia. Contudo, a utilizao de dois estgios
acarreta uma quantidade excessiva de componentes;
b) Um conversor trifsico com dois estgios de
processamento de energia [2 7]: Nesta estratgia o
nmero de componentes menor, embora se utilize dois
estgios de potncia, por outro lado a utilizao de um
nico conversor trifsico compromete a confiabilidade
do sistema.
A proposta apresentada neste artigo consiste na utilizao
de conversores independentes para cada fase empregando um
nico estgio de processamento de energia. Pretende-se,
dessa forma, preservar a confiabilidade do sistema com um
nmero reduzido de componentes. Alm disso, particular
ateno foi dada para que o circuito de comando seja simples
e de fcil implementao.
A. Descrio do Circuito Proposto
O conversor possui na entrada um retificador em ponte
completa seguido por um circuito srie ressonante com
tenso grampeada pelo capacitor ressonante. O diagrama de
potncia do conversor ressonante proposto est representado
na figura 1 onde:
vac tenso alternada de entrada;
Eo tenso nas baterias;
D1-D12 diodos retificadores de entrada;
DP1-DP6 diodos retificadores de sada;
DG1-DG6 diodos grampeadores de tenso;
T1-T6 interruptores estticos controlados;
Lr1-Lr3 indutores ressonantes;
Cr1-Cr3 capacitores ressonantes.
Os interruptores T1, T3 e T5 so comandados
simultaneamente, assim como T2, T4 e T6. Por esse motivo
o circuito de comando se torna muito simples. Na figura 5, a
durao do sinal de comando para T1 e T2 mostrada
durante um perodo de chaveamento.
B. Princpio de Operao
A operao deste conversor baseada em alguns
princpios bsicos, tais como: 1) a freqncia de
chaveamento bem superior freqncia da rede de entrada;
2) a tenso da bateria Eo muito menor do que a tenso de
pico da fonte de entrada Vm, assim
1
(ngulo inicial)
muito pequeno; e 3) o estgio inversor opera em regime
permanente com freqncia constante.
Para um quarto do perodo da tenso de entrada, h dois
diferentes modos de operao, como est mostrado na figura
2.
Modo A: (0 < <
1
) vac < 2.Eop. No h transferncia de
energia para a carga.
Modo B: (
1
< < /2). Durante este intervalo, o
conversor transfere energia carga.
Portanto:
) q arcsin(
Vm
Eop 2
sin
1 1
= |
.
|
\
|
= (1)

2
1
2
1
q 1 sin 1 cos = = (2)
O parmetro q definido como o ganho esttico de tenso
dado pela relao (2.Eop/Vm), e Eop representa a tenso no
secundrio do transformador refletida ao primrio.
Cr1 DG1
Lr1
D3 D1
T1
D4 D2
T2 DG2 Cr2
DP1
DP2
Tr1
Cr3
DP3
DG3
Lr2
D7 D5
T3
vac1
vac2
vac3
D8 D6
T4 DG4 Cr4
DP4
Tr2
Eo
Cr5
Cr6
DP5
Tr3
DG5
DG6
Lr3
D11
D12
D9
D10
T5
T6
DP6
F
I
L
T
E
R
F
I
L
T
E
R
F
I
L
T
E
R
F I L
T E R
Figura 1: Circuito de potncia proposto.
o
Figura 2: Tenso e corrente de entrada.
C. Etapas de Operao
Durante um perodo de chaveamento do conversor
ressonante, a tenso de entrada v
ac
pode ser considerada
constante. Portanto, a estrutura a ser analisada mostrada na
figura 4, onde as tenses Vin e Eop so consideradas
constantes e todos os componentes so tomados como ideais.
As etapas de operao apresentadas a seguir esto tambm
representadas na figura 4.
1
a
Etapa (to, t1 ressonante): T1, D3, D6 esto
conduzindo:
Condies iniciais: i
Lr
= 0; v
Cr1
= Vin; v
Cr2
= 0. O
transistor T1 conduz e i
Lr
, v
Cr1
, e v
Cr2
evoluem senoidalmente.
Quando v
Cr2
= Vin o diodo D1 polarizado diretamente.
2
a
Etapa (t1, t2 linear): T1, D3, D6, D1 esto em
conduo:
Condies iniciais: i
Lr
= I1; v
Cr2
= Vin; v
Cr1
= 0. O diodo
D1 entra em conduo, a corrente i
Lr
decresce linearmente
at zero, as tenses v
Cr1
e v
Cr2
se mantm nos mesmos
valores.
3
a
Etapa (t3, t4 ressonante): T2, D4, D5 esto
conduzindo:
Condies iniciais: i
Lr
= 0; v
Cr1
= 0; v
Cr2
= Vin. Nesta
etapa o mesmo modo de operao da 1
a
etapa repetido.
4
a
Etapa (t4, t5 linear): T2, D4, D5, D2 esto em
conduo:
Condies iniciais: i
Lr
=- I1; v
Cr2
= Vin; v
Cr1
= 0. A
mesma operao apresentada na 2
a
etapa aqui repetida.
Condies finais: i
Lr
= 0; v
Cr1
= Vin; v
Cr2
= 0.
O bloqueio dos transistores T1 e T2 ocorre naturalmente,
caracterizando uma comutao com corrente nula (ZCS). A
figura 5 mostra as principais formas de onda relativas s
quatro etapas de funcionamento.
III. ANLISE QUANTITATIVA
Atravs de uma anlise matemtica possvel determinar
os esforos de tenso e/ou corrente sobre os componentes do
circuito, assim como a sua caracterstica de transferncia de
energia. Neste estudo sero apresentadas as curvas
essenciais, de forma a tornar possvel o estudo via simulao
numrica.
A. Obteno do Plano de Fase
Em regime permanente, apenas a anlise das duas
primeiras etapas (ressonante e linear) suficiente para a
construo do plano de fase desta estrutura.
1
a
Etapa Ressonante (to, t1): A partir do circuito
equivalente da figura 4.a e das condies iniciais iguais a
zero, obtm-se a equao (3), que descreve o comportamento
das grandezas na primeira etapa.
2
a
Etapa Linear (t1, t2): A partir da figura 4.b e
desprezando a queda de tenso nos diodos, determina-se a
equao (5). Na figura 5, para t = t1 I
Lr
(t) = I1, ento (6)
obtida. Durante esta etapa a tenso v
Cr1
mantida no valor
Vin.
dt
) t ( dI
Lr ) t ( V Eop Vin
Lr
Cr
+ = (3)

t j
Lr Cr
o
e E E ) t ( I
Cr
Lr
j ) t ( V

= + (4)
0 Eop
dt
) t ( dI
Lr
Lr
= + (5)
t
Lr
Eop
1 I ) t ( I
Lr
= (6)
onde: Cr Lr / 1
o
= ; 2 Cr 1 Cr Cr + = ; Cr / Lr Zo =
Eop Vin E = .
A partir das equaes (3) e (4) pode-se construir o plano
de fase da estrutura (figura 6).
B. Curvas Relevantes e Expresses
Devido caracterstica de fonte de corrente na sada, a
potncia deste conversor dada pela soma das contribuies
individuais de cada fase.
Considerando a potncia de entrada igual potncia de
sada, obtm-se:

1
P 3
Np
Ns
Io Eop =
|
|
.
|
\
|
(7)
onde Io representa a corrente mdia de sada e P
1
a potncia
individual de cada fase (potncia monofsica).
A corrente mdia de sada normalizada, referida ao
primrio do transformador, definida pela equao (8).
|
|
.
|
\
|
=
Np
Ns
Io
Vin
Zo
Io (8)
Referindo-se a figura 6, possvel escrever:

Eop Vin
Eop
E
Eop Vin
) cos(
1
= (9)
) 1 t cos(
Eop Vin
Eop
) cos(
o 1
=
= (10)
Durante a etapa ressonante a corrente de entrada definida
por:
) t ( sen
Zo 2
Eop Vin
) t ( Iin
o

= (11)
o
Lr
T1
T2
Eo
D5
D3
D1
D4
Cr2
+
-
D6
D2
Cr1
+
V
in _
i
Lr
+
V
Cr2 _
+
Cr1
_
V
(a)
Lr
T1
T2
Eo
D5
D3 D4
+
-
D6
D1
D2
V
in
+
_
i
Lr
+
V
Cr2 _
V
Cr1
+
_
(b)
Lr
T1
T2
D3
D5
D1
D6
+
-
D4
D2
V
in
+
_
i
Lr
V
Cr2
+
_
+
V
Cr1 _
Eop
(c)
Lr
T1
T2
D3
D5
D1
D6
+
-
D4
D2
V
in
+
_
i
Lr
+
V
Cr2 _
+
V
_Cr1
Eop
(d)
Figura 4: Etapas de Operao.
Figura 5: Principais Formas de Onda.
A corrente de entrada mdia instantnea obtida por meio
da seguinte expresso:
dt ) t ( sen
Zo 2
Eop Vin
Ts
2
dt ) t ( Iin
Ts
1
Iin
o
1 t
0
Ts
0
med

= =

(12)
onde: Vin = Vm.sen(t). Levando (10) em (12), obtm-se:

1 med
sen
Zo
Vm
fo 2
fs
Iin
= (13)
Atravs das equaes (7), (8), (13) e algumas
manipulaes, encontra-se a equao (14), que representa a
corrente mdia de sada normalizada.
1
2
A
B
C
j
C
r
Ip
I1
-Ip
-I1
V
I
Cr1
Lr
L
r
E Vin
Figura 6: Plano de Fase.
) q 1 q 2 q sen 2 (
Eop fo 4
fs Vm 3
Io
2 1
2
+

=

(14)
A equao (14) mostra que a corrente de sada funo da
freqncia de operao e do ganho esttico de tenso. Essa
expresso prova que o controle do fluxo de energia
realizado atravs da modulao da freqncia. A figura 7.a
mostra as curvas caractersticas do sistema, relacionando
diferentes freqncias de chaveamento com o ganho esttico.
A linha tracejada representa o limite da conduo continua.
Os pontos de operao abaixo dessa linha indicam perda da
comutao ZCS.
Substituindo a equao (2) em (15), a equao (16)
obtida. Essa expresso mostra que o fator de potncia (FP)
da estrutura unicamente funo do ganho esttico de
tenso.

) 2 ( sen 2
1 FP
1 1

= (15)

2 1
q 1 q 2 q sen 2
1 FP

=

(16)
o
Com a mesma relao entre freqncias, para um pequeno
valor de q, obtm-se um excelente fator de potncia para o
conversor; mas isso implica em um acrscimo na corrente
que circula pelos componentes do circuito, comprometendo
o rendimento do sistema, devido ao aumento das perdas por
conduo. De acordo com as caractersticas desejadas, h
uma relao tima entre o FP e q.
Especialmente nos casos de fontes de alimentao
variveis, a operao deve ser em conduo descontnua,
mesmo quando a tenso de entrada estiver no seu ponto de
mximo (elevada energia armazenada no indutor ressonante).
Logo, a relao entre a freqncia de operao e a freqncia
de ressonncia determinada de forma a garantir que a
comutao do transistor de potncia se realize com corrente
nula (Vin = Vm).
Durante o perodo de comutao h duas etapas
ressonantes e duas etapas de roda-livre. A partir da figura 5
(desconsiderando o tempo morto e os pulsos de comando), a
seguinte equao obtida:
) t 1 t ( 2 t 2 1 t 2
fs
1
Ts
D D
min
min
+ = + = = (17)
onde: T
Smim
perodo mnimo para o modo de conduo
descontnua. Sendo que:
1 t 2 t t
D
= e
o
2
fo
1
To
= = (18)
A equao (19) obtida relacionando as freqncias com o
ganho esttico.

q 1
q
2
2 q
q
cos
fo
fs
1
max
+
|
|
.
|
\
|

(19)
O equacionamento para dimensionamento dos diodos e dos
transistores apresentado a seguir.
Corrente mdia normalizada nos diodos de grampeamento.
) q 1 q 2 q sen 2 (
q fo 4
fs
I
2 1
2
GDmed

=

(20)
onde: Zo / Vm I I
GDmed GDmed
= , sendo
GDmed
I a corrente
mdia nos diodos de grampeamento.
Corrente mdia normalizada nos interruptores de potncia.
) q 1 q 2 q sen 2 (
q fo 4
fs
I
2 1
2
Tmed
+

=

(21)
Corrente eficaz normalizada nos diodos de grampeamento.

2
3
2
3
2
GDef
) q 1 ( ) q 1 (
q fo 3
fs 4
I
(22)
Corrente eficaz normalizada nos interruptores de
potncia.
(
+ +
=

2
3
1 2
3
2
2
Tef
) q 1 (
q 3
8
q 1 q 2
2 q
q
cos ) q 2 (
fo 2
) q 1 ( fs
I
(23
)
Corrente de pico normalizada nos diodos de grampeamento.
q 1 I
max GD
= (24)
Corrente de pico normalizada nos interruptores de potncia.
2
q 2
I
max T

= (25)
Corrente eficaz no indutor ressonante.
Tef
2
ef 2 T
2
ef 1 T Lr
I 2 I I I = + = (26)
A corrente nos diodos do retificador de sada a mesma
no interruptor de potncia, multiplicada pela relao de
transformao (Np/Ns). Portanto, as expresses (21), (22) e
(23) so vlidas para projeto dos retificadores de sada.
C. Procedimento de Projeto e Exemplo
De acordo com as caractersticas de entrada e sada
desejadas, depois de escolher a tecnologia dos interruptores
de potncia, possvel projetar e simular o carregador de
baterias. O projeto em malha aberta do conversor pode ser
resumido em cinco passos (com q fixado). Em nossa
aplicao, o conversor projetado para carregar quatro
baterias conectadas em srie, onde:
Io = 55A corrente mdia de sada;
Vef = 380V tenso eficaz de entrada;
fs
max
= 30kHz freqncia mxima de chaveamento;
FP
min
= 0,95 fator de potncia mnimo;
Eo = 48V tenso de sada.
1
o
Passo: A partir do FP
min
e da figura 7.c ou equao (15),
obtm-se o ngulo inicial
1
, que o ngulo inicial para
transferncia de energia (
1
= 0,5rad = 28,5
o
).
2
o
Passo: Com o FP
min
determina-se q atravs de (16) (q =
0,48).
3
o
Passo: Com q possvel determinar a tenso primria do
transformador e a relao de transformao (Np/Ns =
Eop/Eo), (Eop = 128,4 e Np/Ns = 2,7).
4
o
Passo: Por meio da figura 7.b ou da equao (19), calcula-
se a freqncia de ressonncia fo (fo 47kHz).
5
o
Passo: Com fo, fs, FP
mim
, q, e as expresses (27) e (28)
pode-se obter os parmetros ressonantes:

Ns
Np
Cr / Lr
Vm
fo q 2
FP fs 3
Io
mim

=

(27)

Cr Lr 2
1
fo
(28)
Para um rendimento = 0,95, tem-se:
Zo = 16,75 ; Lr = 56,8H; Cr = Cr
1
+ Cr
2
= 243nF.
IV. RESULTADOS DE SIMULAO E
EXPERIMENTAIS
Os estudos via simulao tiveram como finalidade
verificar a possibilidade de implementao do sistema
proposto, principalmente no que se refere ondulao de
corrente na sada e comutao ZCS nos interruptores de
potncia.
A estrutura completa de potncia, simulada e
implementada, apresentada na figura 8 e as especificaes
dos componentes so dadas abaixo, onde:
Lf
1
= Lf
2
= Lf
3
470H;
Lf
11
= Lf
22
= Lf
33
135H;
Cf
1
= Cf
2
= Cf
3
1,0F/250V/polipropileno;
Cf
1
= Cf
2
= Cf
3
0,27F/400V/polipropileno;
Lr
1
= Lr
2
= Lr
3
46,4H;
o
Cr
1
= Cr
2
= Cr
3

Cr
4
= Cr
5
= Cr
6 =
119F/400V/polipropileno;
Co 4500F/100V/eletroltico;
Lo 1,2H;
Eo 4x12V baterias;
Rp 150k;
Rc 2,7;
DG1-DG6 SKR e SKF 2F15/08, Semikron;
DP1-DP6 SKR 2F17/08, Semikron;
D1-D4 = D5-D8= Ponte retificadora SKBB500C3200/
D9-D12 2200, Semikron;
T1-T6 IGBT SKM40GB101D, Semikron.
I
O
fs/fo = 0,1; 0,2;...; 0,9
0,1
0,9
q
x

1
0.6
0.4
0.2
0
0 0.2 0.4 0.6 0.8 1
q
0.8
b) Relao fs
max
/fo vs q

q
FP
Figura 7: Curvas para projeto.
Cr1 DG1
D4
DG2 Cr2
DP1
DP2
vac1
vac2
vac3
Lr1
D2
T1
D1
Cf1/2
D3
Cf1/2
T2
Tr1
Cr3 DG3
Lr2
D5
T3
Cf2/2
Cf2/2 T4
DG4 Cr4
Tr2
Cr5
Cr6
DP5
Tr3
DG5
Lr3
D10
D12
T5
T6
D9
Cf3/2
Cf3/2
DP6
D6
D7
D8
D11
Rp
Rp
Rp
Rp
Rp
Rp
Lo
Co
Do
Eo Ro
DG6
Cf1'
Cf1''
Cf2'
Cf2''
Cf3'
Cf3''
Lf1 Lf11
Lf22
Lf33
Lf2
Lf3
DP3
DP4
Rc
Rc
Rc
Figura 8: Estrutura de Potncia implementada
(a) Caracterstica de sada
(c) Relao entre FP e 1.
(d) Relao entre FP e q.
o
15A
0A
-15A
Vin/100
Iin
I(EO)
61A
56
I O
(1A/div,5ms/div)
0
i
v
T
T
Figura 9: (a,b,c,d) Resultados de simulao.
A figura 9 mostra as principais formas de onda obtidas por
simulao usando o programa PROSCES [8], a qual
apresenta como resultados: Po 2,8kW; FP 0,98 e
1
=
0,52rad.
As figuras 9.a e 9.b mostram a corrente de entrada na fase
1, sem e com filtro, respectivamente. A freqncia dessa
corrente de 60Hz, mas modulada com o dobro da
freqncia de chaveamento.
A figura 9.c apresenta o valor mdio e a ondulao de
corrente na sada do conversor, cujos valores so
respectivamente 58A e 3A.
O detalhe da comutao est representado na figura 9.d.
Verifica-se que os interruptores principais comutam em ZCS.
Na figura 10.a tem-se a tenso de linha e a corrente filtrada
de linha. possvel observar que a tenso da rede disponvel
no laboratrio tem uma distoro harmnica e a corrente
segue essa distoro. A Tabela I apresenta os valores
medidos a partir de um prottipo de laboratrio. Os
resultados obtidos so coerentes com os da simulao.
A figura 10.b mostra a tenso e a corrente no circuito
ressonante. Verifica-se que a corrente magnetizante muito
pequena, os valores medidos esto em torno de 600mA.
A corrente de sada apresentada na figura 10.c. Uma
ondulao em 360Hz (I 2,5A) observada devido
principalmente ao fato que a corrente de sada a soma de
trs correntes defasadas de 120
o
.
A caracterstica de comutao ZVS fica comprovada na
figura 10.d, onde so apresentadas a tenso e a corrente no
IGBT para a mxima potncia de sada.
A curva de rendimento ( x fs) para q fixo, apresentada
na figura 11. As perdas mais relevantes ocorreram no
retificador de sada e nos elementos magnticos.
V. CONCLUSES
O conversor estudado neste artigo comporta-se de acordo
com a anlise matemtica previamente desenvolvida. Ele
apresenta alto fator de potncia sem a necessidade de
circuitos intermedirios, o que o torna um sistema muito
simples de ser implementado. O circuito de comando gera
pulsos complementares que acionam cada um dos
interruptores de cada fase instantaneamente, mantendo a
isolao.
Os conversores em cada fase so independentes,
facilitando o projeto do sistema e aumentando a
confiabilidade global, tendo em vista que a perda de um dos
mdulos de uma fase, mantm o sistema operando, embora
com 30% a menos de potncia. Alm disso, devido a
configurao utilizada possvel o uso de mdulos
padronizados. A freqncia de operao determina a
potncia de sada.
Como caractersticas negativas tem-se: fluxo de potncia
pulsante e elevado nmero de componentes.
A caracterstica de fonte de corrente na sada oferece
facilmente a possibilidade de associao em paralelo. A
entrada do tipo trifsica permite diminuir drasticamente a
ondulao da corrente de sada
Finalmente os autores consideram a estrutura proposta
particularmente interessante para aplicaes industriais.
(5A/div, 2ms/div)
(a) Corrente de entrada.
(5A/div;2,5ms/div)
(b) Tenso e corrente de entrada filtrada.
(c) Corrente de sada (5A/div,5s/div)
(d) Detalhe da comutao (ZCS).
o
Vin
Iin
0V- 0A X
(200V/div,2A/div,5ms/div)
(a) Tenso de entrada e corrente de entrada filtrada.
I
V
0V- 0A x
(10A/div, 200V/div, 10us/div)
(b) Tenso e corrente no circuito ressonante.
0 0A X
(10A/div, 2ms/div)
(c) Corrente de sada.
0A
0V
(10A/div, 500V/div, 10s)
(d) Tenso e corrente no IGBT.
Figura 10. Resultados Experimentais.
22 24 26 28 30 fs(kHz)
(%)
90
91
92
93
94
95
Fig.11 Curva de rendimento.
TABELA I: Valores medidos para condies nominais.
fase I
RMS
DHT I(%) DHT V(%) FP
R 4.01 23,6 3,4 0,973
S 4.02 22,35 3,4 0,976
T 4.06 20,76 3,3 0,980
[1] D. Gauger et al., A Three-phase off-line Switching
Power Supply With Unity Power Factor and Low TIF,
IEEE INTELEC86 Conf. Rec., pp. 115-121, Oct. 1986.
[2] T. Latos, D. Basack, A High Efficiency 3kW Switching
Battery Charger, IEEE PESC82 Conf. Rec., pp. 341-
349, June 1982.
[3] B. Ignazia, Unity Power Factor Battery Charger by
LVI, in Power Quality Proc., pp. 42-47, Nov. 1990.
[4] D. Simonetti, J. Sebastian, J. Uceda, Single-Switch
Three Phase Power Pre-Regulator Under Variable
Switching Frequency and Discontinuous Input Current,
IEEE PESC93 Conf. Rec., pp. 657-661, June 1993.
[5] P. Ziogas, S. Manias, A. Prasad, An Active Power
Factor Correction Technique For Three Phase Diode
Rectifiers, IEEE PESC89 Conf. Rec., pp. 58-65, June
1989.
[6] E. Ismail, R. W. Erickson, A Single Transistor Three
Phase Resonant Switch For High Quality Rectification,
IEEE PESC92 Conf. Rec., pp. 1341-1351, June 1992.
[7] J. Pforr, L. Hobson, A Novel Power Factor Corrected
Single Ended Resonant Converter With Three Phase
Supply, IEEE PESC92 Conf. Rec., pp. 1369-1375,
June 1992.
[8] D. C. Martins, et al., Performance Study of
PROSCES/MACHINE, IEE-PEVD96 Conf. Rec., pp.
502-507, September 1996.
DADOS BIOGRFICOS
Denizar Cruz Martins, nasceu em So Paulo, SP, em 24 de
Abril de 1955. Formou-se em Engenharia Eltrica e obteve o
ttulo de Mestre em Engenharia Eltrica pela Universidade
Federal de Santa Catarina, Florianpolis SC em 1978 e
1981, respectivamente. Concluiu o Doutorado no INPT,
Toulouse Frana, em 1986. Atualmente professor titular
do Depto. de Engenharia Eltrica da Universidade Federal de
Santa Catarina, Florianpolis SC. O Prof. Denizar j
publicou mais de 100 trabalhos cientficos entre revistas e
congressos nacionais e internacionais, realizou mais de 30
consultorias tcnicas e obteve 02 patentes de inveno e um
registro de software. Sua rea de atuao compreende:
desenvolvimento de conversores para tratamento de energia
solar com alta qualidade de energia, conversores de alta
freqncia e simulao de conversor estticos. membro da
SOBRAEP, da SBA e do IEEE.
Elias Sebastio de Andrade, nasceu em Florianpolis, SC,
em 23 de agosto de 1965. Formou-se em Engenharia Eltrica
e obteve o ttulo de Mestre em Engenharia Eltrica pela
Universidade Federal de Santa Catarina, Florianpolis SC
em 1992 e 1994, respectivamente. Sua rea de interesse
concentra-se em conversores de alta freqncia e alto fator
de potncia.
o
MODELAGEM E CONTROLE DISCRETO PARA O RETIFICADOR PFC BOOST
TRS NVEIS
J.E. Baggio, H.L. Hey, H.A. Grndling, H. Pinheiro, J.R. Pinheiro
Universidade Federal de Santa Maria
CT / NUPEDEE / GEPOC
97105-900 Santa Maria RS Brasil
E-mail: josebaggio@ieee.org, renes@ctlab.ufsm.br
Resumo Este artigo apresenta um controlador discreto
para o retificador boost trs nveis com fator de potncia
corrigido. Modelos discretos lineares de primeira ordem
para ambas as malhas de tenso e corrente so
apresentadas. Controladores servos com realimentao
de estados so utilizados, sendo projetados utilizando-se
um regulador linear quadrtico discreto. Alm disto, um
observador de estados preditivo utilizado para
compensar o tempo de atraso associado implementao
em processadores digitais. apresentada uma descrio
detalhada da lgica de comando que garante a diviso
simtrica de tenso do barramento cc. Resultados
experimentais de um retificador de 1.5kW so
apresentados para validar a anlise desenvolvida bem
como para demonstrar a boa performance do sistema.
Abstract This paper presents a discrete control for the
three-level boost power factor corrected rectifier.
Linearized discrete models for both the current loop and
for the voltage loop are shown. Then, servo controllers
with state feedback are developed and designed using the
discrete linear quadratic regulator approach. In addition,
a predictive state observer is employed to compensate the
delay time associated to the discrete implementation.
Furthermore, a detailed description of the logic command
that assures half dc bus sharing is described. Finally,
experimental results from a 1.5kW TLB-PFC rectifier are
presented to validate the analysis carried out as well as to
demonstrate the good performance of the system.
I. INTRODUO
O retificador boost trs nveis com fator de potncia
corrigido (Three-level boost power factor corrected TLB-
PFC) est sendo cada vez mais utilizado devido s seguintes
vantagens: (i) os interruptores e diodos so projetados para
suportar somente a metade da tenso do barramento cc; (ii) o
volume do indutor do TLB um quarto do volume do indutor
do boost convencional [1,2]; (iii) possvel a regulao da
tenso do ponto central do barramento cc [2]. Como
resultado, este conversor atrativo para aplicaes de alta
tenso no barramento cc e alta potncia.
Circuitos integrados dedicados para correo de fator de
potncia tm sido amplamente utilizados pela industria.
Nestes casos, os controladores so geralmente projetados
baseados em modelos de pequenos sinais e/ou modelos
mdios no domnio de tempo contnuo [2,3,4,5]. Por outro
lado, controladores digitais esto se tornando cada vez mais
baratos, tornando-os fortes candidatos para a substituio dos
circuitos analgicos convencionais [6,7,8]. Isto ocorre
principalmente devido facilidade da implementao de
tcnicas de controle avanadas em controladores digitais sem
que a complexidade dos circuitos do controlador aumente.
Existem basicamente dois modos de se projetar um
controlador digital: (i) o controlador projetado baseado em
um modelo contnuo e posteriormente discretizado para a
implementao digital [2,13,14]; (ii) o modelo do sistema no
domnio de tempo contnuo discretizado e ento um
controlador digital projetado no domnio de tempo discreto.
O primeiro mtodo geralmente prefervel uma vez que as
tcnicas de controle no domnio de tempo contnuo so bem
conhecidas. Entretanto, a performance do sistema depende do
mtodo adotado para a discretizao do controlador [8,9,14].
Por outro lado, o segundo mtodo prefervel quando um
modelo discreto acurado da planta obtido, permitindo-se
utilizar todas as vantagens da capacidade de processamento
dos controladores digitais.
Neste artigo, o segundo mtodo foi adotado, e
procedimentos sistemticos de projeto so apresentados
utilizando representao por variveis de estado para a malha
interna de corrente e para a malha externa de tenso.
A lgica de chaveamento que garante a diviso simtrica
de tenso do barramento cc para o TLB-PFC proposta em [2]
utilizada. Desta forma, um modelo no linear considerando
a lgica de chaveamento utilizada obtido. O modelo no
linear ento linearizado, resultando em um modelo discreto
simples de primeira ordem linear invariante no tempo (LTI),
que representa o comportamento discreto da corrente no
indutor do retificador TLB-PFC. Da mesma forma, um
modelo discreto de primeira ordem invariante no tempo
utilizado para o projeto do controlador da tenso do
barramento cc.
Controladores servos com realimentao de estados foi
escolhido para ambas a malha interna de corrente e a malha
externa de tenso. Para se obter um procedimento sistemtico
para o projeto dos controladores, o regulador linear
quadrtico discreto (discrete linear quadratic regulator -
DLQR) para regime permanente foi escolhido como mtodo
para obteno dos ganhos dos controladores. Alm disto, um
observador de estados preditivo empregado para compensar
o tempo de atraso associado implementao discreta da lei
de controle da malha interna de corrente.
Resultados experimentais de um prottipo de 1,5kW so
apresentados para demonstrar a performance do sistema
proposto, bem como o comportamento do retificador TLB-
PFC com o controlador discreto proposto.
o
II. MODELAGEM DO CONVERSOR
A Fig. 1 apresenta o diagrama de blocos do controlador
digital para o retificador TLB-PFC. A estrutura adotada para
o controlador segue a bem conhecida e utilizada tcnica onde
a malha externa de tenso opera em baixa freqncia e regula
a tenso do barramento cc, enquanto que uma malha rpida
interna de corrente regula a corrente no indutor boost, com
alto fator de potncia [2,3,4,6,11]. A corrente de referncia
i
ref
para a malha interna de corrente obtida multiplicando-se
a tenso de entrada retificada medida pela sada do
controlador do barramento cc (u
cc
). O sinal de controle u
gerado pela malha de corrente utilizado na lgica de
comando que define qual interruptor entra em conduo ou
bloqueado.

L
S
1

S
2

C
2

C
1

D
2

D
1

vin
iL
v
1

v
2

Switching
Logic
vg
S2
vg
S1

v v
1 1
v v
2 2

v
in

u
Current Loop
Controller
i
L

DSP controller
Voltage Loop
Controller
v v
o o
r re ef f
2 2

i
ref

v
g
S1

v
g
S2

u
cc

Fig. 1 Retificador TLB-PFC com controle digital.
Nesta seo so apresentados os modelos discretos
propostos para o projeto dos controladores.
2.1 Lgica de Chaveamento para a Diviso Simtrica da
Tenso do Barramento cc
O retificador TLB-PFC operando em modo de conduo
contnua (CCM) pode apresentar quatro etapas de operao,
conforme apresentado na Fig. 2.

S
1

S
2

C
1

C
2

L
v
in

(a) Etapa 1

S
1

S
2

C
1

C
2

L
v
in

(b) Etapa 2

S
1

S
2

C
1

C
2

L
v
in

(c) Etapa 3

S
1

S
2

C
1

C
2

L
v
in

(d) Etapa 4
Fig. 2 Etapas de operao do retificador TLB-PFC em CCM.
A lgica de chaveamento que permite a diviso simtrica
de tenso do barramento cc mesmo para cargas
desbalanceadas foi apresentada em [2]. Esta tcnica utiliza a
energia armazenada no indutor para equalizar a tenso nos
capacitores C
1
e C
2
. Desta forma, nos estgios 2 e 3, o
interruptor que est em conduo ou est bloqueado
definido pela comparao entre as tenses nos capacitores. O
uso desta tcnica indicado quando cargas tais como
conversores dc-dc multniveis consomem potncia
desbalanceada das duas tenses de sada do retificador TLB-
PFC. A lgica de chaveamento utilizada apresentada na
Tabela 1.
TABELA I
Lgica de Chaveamento
Regio 1 (v
in
<v
1
) Regio 2 (v
in
>v
1
)
v
1
<v
2
v
1
>v
2
v
1
<v
2
v
1
>v
2
S
1
PWM ON OFF PWM
S
2
ON PWM PWM OFF
A lgica de comando apresentada na TABELA I, foi
implementada por software, e os sinais de comando (PWM,
ON, OFF) foram obtidos utilizado os geradores PWM
internos do DSP. Para a gerao do sinal ON, carrega-se o
comparador interno do gerador PWM com o valor mximo,
enquanto que para a gerao do sinal OFF, carrega-se o
comparador com zero. O sinal PWM obtido carregando o
comparador interno do gerador PWM com o valor obtido
pela lei de controle, u.
Fig. 3 Diviso simtrica de tenso do barramento cc.
A Fig. 3 demonstra a diviso simtrica de tenso no
barramento cc, onde CH.1 indica se v
1
maior do que v
2
(nvel alto) ou vice-versa. CH.3 e 4 apresentam as tenses de
sada v
1
e v
2
, com 5V/div.
2.2 Modelo Discreto LTI para a Malha de Corrente
Uma malha de corrente com larga banda passante deve ser
projetada para fazer a corrente no indutor seguir a corrente
referncia, em fase com a tenso de entrada retificada v
in
to
prxima quanto possvel. Para este propsito, um modelo
para a corrente no indutor deve ser obtido. Um modelo
discreto para grandes sinais pode ser facilmente obtido
fazendo-se as seguintes consideraes:
(i) A freqncia de comutao muito maior do que a
freqncia da rede, de forma que a tenso de entrada
pode ser considerada constante entre dois perodos de
comutao;
(ii) A lgica de chaveamento que garante a diviso
simtrica de tenso do barramento cc est operando
corretamente, de forma que v
1
=v
2
;
(iii) As duas tenses de sada so constantes dentro de dois
perodos de comutao;
(iv) O conversor opera em CCM.
o
Desta forma, os possveis modos de operao do retificador
TLB-PFC podem ser representados pela Fig. 4.

S
1

S
2

v
1
(k)
v
2
(k)
L
v
in
(k)
(a) Etapa 1

S
1

S
2

L
v
1
(k)
v
2
(k)
v
in
(k)
(b) Etapa 2

S
1

S
2

L
v
1
(k)
v
2
(k)
v
in
(k)
(c) Etapa 3

S
1

S
2

L
v
1
(k)
v
2
(k)
v
in
(k)
(d) Etapa 4
Fig. 4 Representao simplificada do retificador TLB-PFC.
Devido ao uso da lgica de chaveamento para a diviso
simtrica de tenso, pode-se concluir que na regio 1
ocorrem as etapas 1, 2 e 3, enquanto que na regio 2 ocorrem
as etapas 2, 3 e 4. Alm disto, sendo que v
1
e v
2
so iguais, o
comportamento da corrente no indutor o mesmo durante as
etapas 2 e 3. Desta forma, resolvendo-se a equao
diferencial que descreve o comportamento da corrente no
indutor em CCM desde o incio at o fim de um perodo de
amostragem (comutao), o modelo discreto linear variante
no tempo pode ser obtido (1).
+ +
+ +
= +
2 regio na ,
2
) ( ) ( ) ( ) (
) (
1 regio na ,
2
) ( ) (
2
) ( ) (
) (
) 1 (
L
T k u k v
L
T k v
L
T k v
k i
L
T k u k v
L
T k v
L
T k v
k i
k i
o o in
L
o o in
L
L (1)
onde T o perodo de amostragem, que neste caso o mesmo
perodo de comutao.
Definindo-se u
L
(k) conforme (2)
+
+
=
2 regio na ,
2
) ( ) ( ) ( ) (
1 regio na ,
2
) ( ) (
2
) ( ) (
) (
L
T k u k v
L
T k v
L
T k v
L
T k u k v
L
T k v
L
T k v
k u
o o in
o o in
L (2)
o seguinte modelo LTI obtido:
) ( ) ( ) 1 ( k u k i k i
L L L
+ = + . (3)
Como (3) representa um modelo discreto LTI, um
controlador discreto linear pode ser projetado para produzir
u
L
(k). Deve-se salientar que u
L
(k) deve ser convertido para
u(k) a cada perodo de amostragem. Isto realizado
utilizando-se (4).
|
|
.
|
\
|
+
+
|
|
.
|
\
|
=
2 regio na 2, 1
) (
) ( ) (
1 regio na , 1 2
) (
) ( ) (
) (
T k v
T k v L k u
T k v
T k v L k u
k u
o
in L
o
in L
(4)
2.3 Modelo Discreto LTI para a Malha de Tenso
O uso de modelos linearizados para sistemas no lineares
geralmente adotado para o projeto de controladores para a
malha de tenso de conversores boost [6,11,12]. Para reduzir
os problemas com modelos mdios, um modelo linear de
grandes sinais para o conversor boost com malha interna de
corrente foi apresentado em [11], onde o quadrado da tenso
de sada utilizado como varivel de estado. Este mtodo
possibilita a obteno de um modelo simples de primeira
ordem.
Para se obter um modelo discreto para o projeto do
controlador da malha externa de tenso, assume-se que a
corrente no indutor segue a referncia com erro nulo. Pelo
princpio da conservao de energia, pode-se obter (5).
out
cc
C L in
e e e e + + =
(5)
onde e
in
, e
L
, e
C
cc
e e
out
so respectivamente a energia
fornecida pela rede, a energia armazenada no indutor, a
energia armazenada nos capacitores e a energia entregue
carga.
Derivando-se ambos os lados de (5), obtm-se:
( ) ( )
( )
( )
dt
e d
dt
e d
dt
e d
dt
e d
out cc
C
L in
+ + = (6)
ou
out
cc
C L in
p e
dt
d
e
dt
d
p + + = (7)
onde p
in
e p
out
so respectivamente a potncia de entrada e a
potncia de sada do TLB-PFC.
Substituindo-se em (7) as equaes da energia armazenada
no indutor e a energia armazenada nos capacitores, obtm-se:
out o L in
p v
dt
d
C i
dt
d
L p + + =
2 2
2
1
2
1
(8)
onde
2
2 1
C C
C
+
= (9)
Eq. (8) pode ser simplificada, considerando-se que a
energia armazenada no indutor muito menor do que a
energia armazenada nos capacitores de sada [16], portanto,
out o L in
p v
dt
d
C i v + =
2
2
1
.
(10)
Uma vez que a corrente no indutor est em fase com a
tenso de entrada, (10) pode ser reescrita conforme (11).
( )
out o in cc in
p v
dt
d
C v u v + =
2
.
2
1
. (11)
( )
out in cc in o
p v u v v
dt
d
C = .
2
1
.
2
(12)
onde u
cc
a ao de controle da malha de tenso, sendo
considerada constante dentro de meio perodo da tenso de
entrada.
Integrando-se ambos os lados de (12) do incio at o fim
de meio ciclo da tenso de entrada, obtm-se:
dt p
dt t sin v u
dt
d
C
v
k
v
k
out
v
k
v
k
cc
v
k
v
k
cc

+
+ +
=
cc
T ) 1 (
cc
T
cc
T ) 1 (
cc
T
2 2
p
cc
T ) 1 (
cc
T
) (
2
1
x
(13)
onde ) (
2
t v x
o
= e ) (
2 2
p
2
in
t sin v v = .
A soluo de (13) :
cc
v
cc
cc v cc
v v
C
T k P
C
T v k u
k x k x
cc
2
p ) ( 2
) (
) ( ) 1 ( + = + (14)
ou
) ( ) ( ) ( ) 1 (
v cc v cc cc v cc v
k P F k u H k x G k x + + = +
(15)
o
onde
cc
cc
cc
cc
cc
cc cc
C
T
F
C
v T
H G
2
1
2
p
= = = (16)
Devido ao uso de v
o
2
como varivel de estado ao invs de
v
o
, a representao por variveis de estado (15) LTI, onde
u
cc
(k
v
) a ao de controle e P(k
v
) um distrbio
proporcional ao valor mdio da potncia de sada em meio-
ciclo da tenso de entrada.
III. PROJETO DOS CONTROLADORES
Nesta seo a malha interna de corrente e a malha externa
de tenso sero projetadas de uma forma sistemtica usando-
se o controlador timo linear quadrtico discreto em regime
permanente [15].
3.1 Controlador da Malha Interna de Corrente
Um sistema servo com realimentao de estados e controle
integral adotado para controlar a corrente no indutor. O
diagrama do controlador apresentado na Fig. 5. O modelo
da planta foi obtido na Seo 2.2 e representado por (3).
Planta
i
ref

1
z
k
1

u
L
(k)
k
2

1
z
i
L
v(k)
Fig. 5 Sistema servo com realimentao de estados e ao integral.
As principais equaes do sistema so:
) ( ) ( ) 1 ( k u k i k i
L L L
+ = +
(5)
) ( ) ( ) (
2 1
k i k k v k k u
L L
+ =
(6)
) ( ) ( ) 1 ( ) ( k i k i k v k v
L ref
+ =
(19)
Para a obteno dos ganhos de realimentao, o projeto do
servo de corrente transformado em um problema de projeto
de realimentao de estados. Para este propsito, as variveis
erro de estados so definidas:
) ( ) ( ) (
) ( ) ( ) (
=
=
L L Le
L L Le
u k u k u
i k i k i
(7)
Como resultado, a representao por erro de espao de
estados torna-se:
) (
1
0
) (
) (
0 0
1 1
) 1 (
) 1 (
k w
k u
k i
k u
k i
Le
Le
Le
Le
(
+
(
=
(
+
+
(21)
onde
| |
(
=
) (
) (
1 ) (
2 1
k u
k i
k k k w
Le
Le
(22)
Os ganhos de realimentao k
1
e k
2
foram obtidos
utilizando-se o a tcnica de controle timo Regulador
Quadrtico Linear Digital (digital linear quadratic regulator
- DLQR) para garantir a performance desejada em malha
fechada [15]. Os ganhos do controlador so selecionados de
modo a minimizar a funo custo discreta (23). O sistema
assimptoticamente estvel se a matriz Q
i
definida positiva
ou Hermitiana semidefinida positiva e R
i
positivo. Mesmo
que o sistema resultante seja sempre estvel, a performance
do sistema depende dos valores especificados em Q
i
e R
i
.
Uma vez que Q
i
e R
i
so definidos, os ganhos k
1
e k
2
podem
ser obtidos a partir da soluo recursiva da equao de
Ricatti.
) ( ) ( ) ( ) (
2
1
0
k u R k u k k J
L i L
k
+ =

=
i i
T
i
x Q x
(23)
importante salientar que o diagrama apresentado na Fig.
5 no considera o tempo requerido para se computar a lei de
controle. Este tempo gasto com o processamento produz um
atraso que torna-se significativo quando se opera em altas
freqncias de amostragem/comutao. Portanto, a
compensao deste tempo de atraso necessria para evitar
degradao da performance do controlador [8,13,14]. Neste
artigo, um observador de estados preditivo utilizado para
estimar a corrente no indutor no prximo perodo. A corrente
estimada no prximo perodo ) 1 (
+ k i
L
ento utilizada para
a obteno da ao de controle u
L
(k+1) para o prximo
perodo.
2 1
). 1 (
). 1 ( ) 1 ( k k i k k v k u
L L
+ + + = + (8)
) (
) ( ) ( ) 1 ( k i k i k v k v
L ref
+ = +
(9)
O diagrama de blocos do controlador com o observador de
estados preditivo apresentado na Fig. 6.

Observador de estados preditivo
Planta
iref

1
z
k1

uL(k)

1
z
iL

1
z
) 1 (
+ k i
ke
k2
-

1
z
v(k+1)
) (
k i
Fig. 6 Sistema servo com realimentao de estado observado e
controlador integral.
A corrente estimada ) 1 (
+ k i
L
dada por:
) ( . ) ( ) (
) 1 ( ) 1 (
k i k k u k i k k i
L e L L e L
+ + = + (10)
O observador de estados (10) assimptoticamente estvel
se 0<k
e
<1, onde o ganho do observador k
e
pode ser definido
de diferente formas: (i) utilizando-se a tcnica do filtro de
Kalmann; (ii) fazendo-se k
e
=1, resultando em um observador
com resposta dead-beat; (iii) heuristicamente, selecionando-
se um valor entre zero e um para rejeitar rudos de aquisio
presentes nos sistema.
A Fig. 7 representa o diagrama de blocos completo do
controlador da malha interna de corrente proposto para o
retificador TLB-PFC.
Os ganhos de realimentao utilizados so k
1
=0.5 e k
2
=1,
sendo que as matrizes Q
i
e R
i
utilizadas foram Q
i
=diag(1,1) e
R
i
=1. A Fig. 8 apresenta a resposta transiente simulada e
experimental devido a um degrau na corrente de referncia
i
ref.
. A comparao dos resultados valida o projeto
desenvolvido, onde pode-se perceber a conformidade dos
resultados experimentais com o resultados obtidos atravs de
um processo interativo.
o

Observador de estados preditivo
iref

1
z
k1

Eq. 4

1
z
) (
k i
ke
k2
-
uL(k+1)
v(k+1)
v(k)
iL(k)
Lgica de
Chaveamento
vg
S1
vg
S2

Eq. 3
u(k+1)
ZOH
+
PWM
) 1 (
+ k i

limitador
Fig. 7 Controlador da malha interna de corrente proposto para o
retificador TLB-PFC.
(a)
(b)
Fig. 8 Corrente no indutor para um degrau em i
ref
:

(a) Resultado de
simulao; (b) Resultado experimental (500mA/div.).
3.2 Controlador da Malha Externa de Tenso
De um modo similar malha interna de corrente, um
sistema servo com realimentao de estados e controle
integral utilizado para o controle da tenso do barramento
cc. O diagrama de blocos do controlador apresentado na
Fig. 9, sendo que o modelo da planta foi obtido na Seo 3.1
e representado por (15).
Planta
vref
2

1
z

k1cc

vo
2

k2cc
Hcc
ucc(kv)
vcc(kv)

1

Fig. 9 Sistema servo com realimentao de estados para a malha
externa de tenso.
A partir da Fig. 9 a ao de controle u
cc
(k) e a varivel erro
integrado v
cc
(k) podem ser obtidos:.
) ( ) ( ) (
2cc 1cc v v cc v cc
k x k k v k k u =
(27)
) ( ) ( ) 1 ( ) (
2 2
v o v ref v cc v cc
k v k v k v k v + = (28)
Os ganhos de realimentao do controlador k
1cc
e k
2cc
podem ser obtidos utilizando-se os mesmos procedimentos
descritos na Seo 3.1.
Embora controladores rpidos tenham sido apresentados
[3,4,6,11], aqui a freqncia de amostragem da malha externa
de tenso mantida em 120Hz para reduzir os esforos
computacionais bem como para melhorar o fator de potncia
da entrada. Os ganhos de realimentao utilizados para a
malha externa de tenso foram k
1cc
=1.7244 e k
2cc
=4.2859, os
quais foram obtidos utilizando-se Q=diag (10,2) e R=0.01.
IV. RESULTADOS EXPERIMENTAIS
Um prottipo de 1.5kVA operando a 45kHz foi
implementado para demonstrar o comportamento dos
controladores e modelos discretos propostos. As leis de
controle foram implementadas em um nico processador de
sinais digitais (digital signal processor DSP) de ponto fixo
TMS320F241, o qual apresenta internamente 3 geradores de
PWM. O perodo de amostragem para a malha de corrente
T=22,22s (45kHz), enquanto que a malha de tenso
efetuada somente uma vez a cada 8,33ms (120Hz), quando a
tenso de entrada cruza por zero. Salienta-se que quando a
malha de tenso efetuada, a malha de corrente no
calculada. Este procedimento no produz distoro de
corrente, uma vez que isto ocorre quando a tenso de entrada
prxima de zero e a varivel de controle u praticamente no
muda nesta regio [2]. A Fig. 10 demonstra como as rotinas
de controle so executadas dentro de um semi-ciclo de rede.

Clculo da lei de controle
da malha de tenso
Corrente no indutor
k
v
k
v
+1
kT
T.u(k)
Aquisies e controle de corrente
(k+1)T
Aquisies e controle de corrente
Fig. 10 Distribuio das rotinas de controle em meio-ciclo de rede.
A relao de componentes utilizados no prottipo est
apresentada na TABELA II.
TABELA II
Lista de Componentes e Dispositivos Utilizados no Prottipo.
Componente Descrio
S
1
, S
2
IGBTs 27N60C3DR
D
1
, D
2
HFA25PB60
L 1mH
C
1
,C
2 470F / 400V
A Fig. 11 apresenta a tenso de entrada e a corrente de
entrada, para operao a plena carga. O fator de potncia da
corrente de entrada muito prximo de um (PF=0.995) .
o
Fig. 11 - Resultados experimentais: corrente de entrada (5A/div) e
tenso de entrada v
in
(100V/div).
A Fig. 12 apresenta resultados de simulao e resultados
experimentais para um degrau de 50% a 100% de plena
carga. Pode-se verificar a boa performance do sistema para o
transiente, bem como a validao da anlise desenvolvida,
uma vez que os resultados experimentais apresentam boa
correspondncia com os resultados de simulao.

(a)
(b)
Fig. 12 Corrente no indutor e tenso de sada v
o
para um degrau de
carga de 50% a 100% no retificador TLB-PFC: (a) Resultados de
simulao; (b) Resultados experimentais.
A Fig. 13 apresenta o contedo harmnio requerido pela
norma (IEC61000-3-2) e o contedo harmnico para a
corrente de entrada para as harmnicas pares e mpares.
Pode-se perceber que o contedo harmnico do retificador
TLB menor do que os limites especificados pelas normas
para equipamentos da classe A. Harmnicas de 9
a
ordem em
diante no so apresentadas neste grfico, j que elas so
muito menores e esto em conformidade com as exigncias
da norma.
0
1
2
3
2 3 4 5 6 7 8 9
Norma
Harmnicas do TLB
Fig. 13 Limites de harmnicas da norma e harmnicas do TLB.
V. CONCLUSO
Este artigo apresenta controladores discretos para o
retificador com fator de potncia corrigido boost trs nveis.
Modelos discretos lineares para ambas as malhas de tenso e
corrente so apresentadas e validadas experimentalmente.
Controladores servos com realimentao de estados so
utilizados em ambas as malhas de tenso e de corrente. Um
procedimento sistemtico para selecionar os ganhos de
realimentao apresentado baseado no regulador quadrtico
linear discreto, o qual garante comportamento
assimptoticamente estvel para a malha de corrente e a malha
de tenso.
Para compensar atrasos devido computao das leis de
controle, um observador de estados preditivo foi projetado e
implementado. Alm de compensar o tempo de atraso, o
observador fornece um grau adicional de liberdade para a
filtragem dos rudos presentes na amostragem da corrente no
indutor.
Resultados experimentais de um prottipo de 1,5kW
validam a anlise desenvolvida, bem como demonstram a boa
performance do retificador TLB-PFC com os controladores
discretos propostos.
AGRADECIMENTOS
Os autores agradecem Thornton Inpec Eletrnica LTDA
e Epcos capacitores pela doao de componentes utilizados
neste trabalho, e CAPES pelo apoio financeiro.
[1] M.T. Zhang, Y.Jing, F.C. Lee, M.Jovanovic, "Single-
phase three-level boost power factor correction
converter", Applyed Power Electronics and Specialists
Conference, pp. 434-439, 1995.
[2] J.R. Pinheiro, D.L.R. Vidor, H.A. Grndling, "Dual
output three-level boost power factor correction
converter with unbalanced loads", Power Electronics
Specialists Conference, vol. 1, pp. 733-737, 1996.
[3] G. Spiazzi, P. Mattavelli, L. Rossetto, "Power factor
preregulators with improved dynamic response", IEEE
Trans. on Power Electronics, vol. 12, no. 2, pp. 343-
349, 1997.
o
[4] M.O. Eissa, S.B. Leeb, G.C. Verghese, A.M. Stankovic,
"Fast controller for a unity-power-factor PM rectifier",
IEEE Trans. on Power Electronics, vol. 11, no. 1, pp. 1-
6, 1996.
[5] A.S. Martins, E.V. Kassick, I. Barbi, "Control strategy for
the double-boost converter in continuous conduction
mode applied to power factor correction", Power
Electronics Specialists Conference, vol. 2, pp. 1066-
1072, 1996.
[6] A. Prodic, J. Chen, R.W. Erickson, D. Maksimovic,
"Digitally controlled low-harmonic rectifier having fast
dynamic responses", Applied Power Electronics
Conference, vol. 1, pp. 476-482, 2002.
[7] K. Mahabir, G. Verghese, J. Thottuvelil, A. Heyman,
Linear averaged and sampled data models for large
signal control of high power factor ac-dc converters,
Power Electronics and Specialists Conference, v.1,
pp.372-381, 1990.
[8] S. Bibian, H. Jin, "High performance predictive dead-beat
digital controller for dc power supplies", Applied Power
Electronics Conference, vol. 1, pp. 67-73, 2001.
[9] C.T. Chen, Analog & digital control system design,
Saunders College Publishing, 1993.
[10] OGATA K., Discrete-Time Control Systems,
Prentice-Hall, 1987;
[11] A.H. Mitwalli, S.B. Leeb, G.C. Verghese, V.J.
Thottuvelil, "An adaptive digital controller for a unity
power factor converter", IEEE Trans. on Power
Electronics, vol. 11, no. 2, pp. 374-382, 1996.
[12] J.B. William, Design of feedback loop in unity power
factor ac to dc converter, Power Electronics and
Specialists Conference, v. 2, pp. 959-967, 1989.
[13] S. Bibian, H. Jin, "A simple prediction technique for the
compensation of digital control time delay in dc
switchmode power supplies", Applied Power
Electronics Conference, vol. 2, pp. 994-1100, 1999.
[14] C. Rech, H. Pinheiro, H.L. Hey, H.A. Grndling, J.R.
Pinheiro Improved modified OSAP controller for
voltage source PWM inverters, Congreso Brasileiro de
Eletrnica de Potncia, pp. 329-334, 2001.
[15] F. Bottern, H. Pinheiro, H.A. Grndling, J.R. Pinheiro,
H.L. Hey, Digital voltage and current controllers for
three-phase PWM inverter for UPS applications, IEEE
Ind. Appl. annual Meeting, v. 4, pp. 2667-2674, 2001.
[16] M.O. Eissa, S.B. Leeb, G.C. Verghese, A.M. Stankovic,
Fast controller for a unity-power-factor PWM
rectifier, IEEE Trans. on Power Electronics, vol.11,
no.1, January 1996.
DADOS BIOGRFICOS
Hlio Lees Hey , nasceu em Santa Maria - Rio Grande do
Sul, em 29 de Julho de 1961. Formou-se em Eng. Eltrica
pela Universidade Catlica de Pelotas, Pelotas - RS, em
1985. Obteve os ttulos de Mestre e Doutor em Eng. Eltrica
pela Universidade Federal de Santa Catarina, Florianpolis -
SC, em 1987 e 1991 respectivamente. Entre 1989 e 1993,
atuou como professor adjunto na Universidade Federal de
Uberlndia, Uberlndia-MG. Atualmente, professor titular
do Depto. de Eletrnica e Computao da Universidade
Federal de Santa Maria, Santa Maria-RS. De 1997 2000 foi
coordenador do programa de ps-graduao em Engenharia
Eltrica da UFSM. De 1995 a 1999 foi o editor da Revista
Brasileira de Eletrnica de Potncia, vinculada a Sociedade
Brasileira de Eletrnica de Potncia.
Hilton Ablio Grndling nasceu em Santa Maria, RS, Brasil,
em 1954. Ele formou-se em engenharia eltrica pela
Pontifcia Universidade Catlica do Rio Grande do Sul, Porto
Alegre, Brasil, em 1977. Ele recebeu o grau de Mestre pela
Universidade Federal de Santa Catarina, Santa Catarina,
Brasil, em 1980 e o grau de Doutor do Instituto Tecnolgico
da Aeronutica, So Paulo, Brasil, em 1995. Desde 1980, tem
atuado como professor na Universidade Federal de Santa
Maria. Suas reas de interesse incluem Controle Adaptativo
Robusto por Modelo de Referncia, Controle Discreto e
Aplicaes de Sistemas de Controle.
Humberto Pinheiro nasceu em Santa Maria, Brasil, em
1960. Ele recebeu o grau de engenheiro eletricista pela
Universidade Federal de Santa Maria, em 1983, o grau de
Mestre pela Universidade Federal de Santa Catarina, em
1987, e o grau de doutor pela Concordia Univeristy,
Montreal, Canada, em 1999. Ele trabalhou com engenheiro
na BK Controles Eletrnicos, de 1983 at 1990 e ministrou
eletrnica de potncia na PUC-RS de 1987 at 1991. Ele
atualmente Professor Adjunto no Departamento de
Eletrnica e Computao na Universidade Federal de Santa
Maria, atuando do GEPOC. Entre seus assuntos de pesquisa
de interesse esto fontes ininterruptas de energia e controle
discreto de conversores estticos.
Jos Eduardo Baggio nasceu em Santa Maria - RS, em
1971. Formou-se em Engenharia Eltrica pela Universidade
Federal de Santa Maria, em 1995. Obteve o ttulo de Mestre
em Engenharia Eltrica na Universidade Federal de Santa
Maria, em 1997. Atualmente estudante de doutorado na
mesma universidade. Sua rea de interesse compreende
Eletrnica de Potncia, Sistemas de Controle e Sistemas
Digitais.
Jos Renes Pinheiro nasceu em Santa Maria, RS, Brasil, em
1958. Recebeu o grau de Engenheiro Eletricista pela
Universidade Federal de Santa Maria, Santa Maria, Brasil, e
os graus de Mestre e Doutor em Engenharia Eltrica pela
Universidade Federal de Santa Catarina, Florianpolis, SC,
Brasil, em 1981, 1984, e 1994, respectivamente. Atualmente,
O Dr. Pinheiro Professor Titular do Departamento de
Eletrnica e Computao da Universidade Federal de Santa
Maria, onde atua desde 1985. Em 1987, foi um dos
fundadores do Grupo de Eletrnica de Potncia e Controle
(GEPOC). Foi o coordenador de Programa Tcnico do
Congresso Brasileiro de Eletrnica de Potncia (COBEP),
em 1999, e do Seminrio de Eletrnica de Potncia e
Controle (SEPOC), em 2000. Em 2001 e 2002, ele realizou
Ps-doutorado na rea de Sistemas de Energia Distribudos,
no Center for Power Electronics Systems (CPES), da
Virginia Polytechnic Institute and State University (Virginia
Tech), Blacksburg, USA. Suas principais linhas de pesquisas
o
incluem Sistemas Hbridos de converso esttica de energia,
Sistemas de alimentao de alta freqncia, Tcnicas de
compensao e correo do fator de potncia, modelagem e
controle de conversores estticos. Dr. Pinheiro membro da
Sociedade Brasileira de Eletrnica de Potncia, da Sociedade
Brasileira de Automtica, e de Sociedades da IEEE.
o
UM RETIFICADOR MONOFSICO COM ELEVADO FATOR DE POTNCIA
BASEADO NO CONVERSOR BUCK MULTINVEL EM CORRENTE

Estvo Coelho Teixeira e Henrique A. C. Braga

Ncleo de Automao e Eletrnica de Potncia NAEP
Universidade Federal de Juiz de Fora UFJF
Caixa Postal 422 CEP 36.001-970 Juiz de Fora MG Brasil
estevaoc@jfnet.com.br - hbraga@engelet.ufjf.br

Resumo Este artigo descreve um conversor esttico ca-
cc monofsico consistindo de uma ponte retificadora
convencional a diodos associada a um conversor cc-cc
buck multinvel em corrente de duas clulas. Dependendo
da estratgia de comutao adotada, a estrutura pode
apresentar uma corrente de entrada com at cinco nveis
e fator de potncia de deslocamento unitrio, levando a
uma operao com elevado fator de potncia, alm de
permitir a diviso equilibrada da corrente total de sada
atravs de duas clulas de comutao. Esta estrutura, que
opera com comutao em baixa freqncia, adequada
para aplicaes de cargas cc altamente indutivas. Uma
breve reviso sobre estruturas anteriores que levaram ao
desenvolvimento da nova topologia apresentada, bem
como resultados de simulao e resultados experimentais
para um prottipo de 2 kW implementado em
laboratrio.

Abstract - This paper introduces a single-phase ac-to-dc
static converter, which consists of a conventional diode
bridge cascaded by a two-cell current multilevel buck dc-
to-dc converter. Depending upon the switching strategy,
the structure input current can present up to five levels
and provide a unity displacement power factor, leading to
a high power factor operation, and a balanced
distribution of output current among two commutation
cells. This low-frequency switching circuit is proper to
highly inductive dc loads. It is also presented a brief
review of structures that led to the development of the
new topology. Simulation results for the proposed circuit
and experimental results for a 2-kW prototype,
implemented in laboratory, are also presented.

I. INTRODUO

Os conversores multinveis tm surgido como uma nova
classe de conversores estticos de energia durante os ltimos
anos [1, 2]. Diversas topologias e tcnicas de modulao
foram desenvolvidas para estes conversores, sobretudo em
aplicaes de altas potncias [3]. A principal motivao para
o emprego de estruturas multinveis a capacidade de
assegurar uma distribuio equilibrada da tenso (ou
corrente) atravs de uma associao de interruptores
estticos. Entretanto, possvel ainda otimizar o contedo
harmnico das tenses e/ou correntes nas estruturas e
proporcionar menores nveis de interferncia eletromagntica
conduzida e irradiada. Tais benefcios so de grande
interesse em aplicaes industriais.
Uma reviso da teoria sobre conversores multinveis em
tenso e corrente foi apresentada em [4], onde so discutidas
estruturas baseadas tanto na associao de conversores como
na associao de clulas de comutao [5]. A clula de
comutao uma estrutura de trs terminais envolvendo dois
interruptores operando de forma complementar, estando
presente na maioria dos conversores estticos.
Os conversores multinveis em corrente (MNC) consistem
em uma alternativa para promover a associao de clulas de
comutao em paralelo, e foram descritos detalhadamente
em [6]. A nova tcnica j foi aplicada a conversores cc-cc,
inversores e at a retificadores trifsicos com elevado fator
de potncia. Sua aplicao a retificadores monofsicos,
contudo, foi at agora objeto de especulao terica.
A melhoria do fator de potncia (FP) em retificadores mo-
nofsicos est normalmente associada utilizao de um pr-
regulador boost, operando em alta freqncia, ligado sada
de uma ponte retificadora a diodos [7]. Um retificador com
correo do fator de potncia e operao em alta freqncia
que emprega a modulao multinvel em tenso foi
apresentado em [8]. Estas tcnicas, no entanto, no so
adequadas para aplicaes em altas potncias, devido s
restries tecnolgicas dos interruptores estticos. Assim,
tcnicas de melhoria do fator de potncia que empreguem
comutao em baixa freqncia so mais recomendveis,
sobretudo na presena de correntes mais elevadas. O
retificador baseado no conversor boost tambm pode operar
em baixa freqncia, com o interruptor principal sendo
acionado durante um pequeno intervalo do perodo de
comutao, normalmente uma ou duas vezes no perodo [9,
10]. No entanto, seja em alta seja em baixa freqncia, o
conversor ca-cc boost aplica-se melhor a cargas com sada
em tenso (comumente uma carga resistiva em paralelo com
um capacitor de filtragem). Por outro lado, boa parte das
cargas cc apresenta uma caracterstica de sada
preponderantemente indutiva.
Os retificadores controlados e semicontrolados a tiristor
tradicionais [11] podem ser aplicados a cargas cc fortemente
indutivas. Embora de uso difundido na indstria, estes
conversores operam com um baixo fator de potncia. Alm
disso, apresentam componentes harmnicas de baixa ordem
que prejudicam a qualidade da energia da rede eltrica. Por
estes motivos, tais equipamentos no se ajustam facilmente
aos limites estabelecidos quanto ao fator de potncia, bem
como aos determinados pelas normas e recomendaes
internacionais sobre emisso de harmnicos [12].
o
O controle simtrico do ngulo de disparo/extino dos
interruptores [13] uma tcnica em baixa freqncia para se
obter uma melhoria do fator de potncia em retificadores
alimentando cargas altamente indutivas, em alternativa aos
retificadores convencionais a tiristor. Isto pode ser
implementado atravs da utilizao de GTOs no lugar de
tiristores, ou empregando para os tiristores alguma tcnica de
comutao forada, resultando nas formas de onda da tenso
e corrente de entrada ilustradas na Figura 1. Neste caso, o
retificador apresenta uma corrente de entrada 3 nveis com
sua componente fundamental em fase com a tenso de
entrada (
1
= 0
o
), correspondendo a um fator de potncia de
deslocamento unitrio, o que melhora o FP da estrutura.
O conceito de conversores multinveis em corrente pode
ser empregado na implementao de retificadores com
elevado fator de potncia, sendo que a comutao ocorre em
baixa freqncia. A Figura 2 ilustra formas de onda de tenso
e corrente de entrada idealizadas em um retificador
monofsico MNC 5 nveis. possvel minimizar a distoro
harmnica total (DHT) da corrente de entrada atravs do
adequado ajuste dos ngulos e . Um retificador trifsico
baseado na tcnica MNC foi apresentado em [14].
O presente trabalho prope um retificador monofsico
empregando comutao em baixa freqncia, apresentando
fator de deslocamento unitrio, baseado no conversor buck
multinvel em corrente (MNC), conforme representado de
forma simplificada na Figura 3. A estrutura proposta capaz
de promover a distribuio equilibrada da corrente total entre
dois ou mais interruptores, podendo ser comandada de forma
a apresentar uma corrente de entrada multinvel. Assim, a
estrutura proposta pode apresentar fator de potncia elevado,
especialmente para tenses de sada prximas da nominal,
sendo bastante adequada para cargas cc altamente indutivas,
tais como acionamentos de mquinas cc, eletroms de
levantamento e freios eltricos. fcil concluir que o sistema
pode ser alimentado tambm a duas fases, o que representa
um incremento significativo na capacidade de potncia total
do conversor.

Figura 1 Tenso e corrente de entrada em retificador
empregando controle simtrico do ngulo.

Figura 2 Tenso de entrada senoidal e corrente de entrada com
cinco nveis em um retificador MNC.

Figura 3 Diagrama de blocos do conversor proposto.

Devido presena do conversor buck na estrutura do
retificador, a nova topologia recebe a denominao
retificador buck MNC e ser apresentado na prxima seo.
Um trabalho anterior sobre a estrutura proposta foi
apresentado pelos autores em [15].

II. O RETIFICADOR MONOFSICO MNC 5 NVEIS

A Figura 4 mostra a clula MNC genrica, baseada na
conexo em paralelo de clulas de comutao por meio de
indutores denominados indutores de equilbrio. A estrutura
foi originalmente proposta como uma tcnica alternativa para
promover o paralelismo dos interruptores estticos [16], e
corresponde ao dual de uma clula genrica multinvel em
tenso, proposta em [17].
Empregando-se atrasos nos pulsos aplicados aos
interruptores, a estrutura pode apresentar mltiplos nveis
para a sua corrente de entrada i
i
, entre 0 e I
o
, sendo I
o
o valor
mdio da corrente que sai do n C, indicado na figura. A
Figura 5 mostra o uso da clula MNC em um retificador
MNC 5 nveis. A estrutura derivada de um inversor com
entrada em corrente (CSI) 5 nveis [18,19], tendo sido
abordada de forma terica em [6].

C I
o
S
1
S
1
'
S
2
S
2
'
S
3
S
3
'
S
n
S
n
'
L
1
L
2
L
n-1
i
S1
i
S2
i
S3
i
Sn
i
n-1
i
2
i
1
v
i
T
1
T
2
i
i

Figura 4 A clula MNC genrica.

Figura 5 Um retificador MNC cinco nveis
baseado em um inversor CSI.
o
Dependendo da configurao para a qual for destinada a
clula MNC, pode-se ter uma tenso de entrada v
i
contnua
ou alternada. Para conversores cc-cc, tem-se uma tenso
contnua na entrada, sendo os interruptores inferiores da
clula substitudos por interruptores passivos (diodos). Os
terminais T
1
, T
2
e C so, neste caso, designados por A (ativo),
P (passivo) e C (comum). A Figura 6 ilustra a aplicao da
clula MNC em um conversor buck. Para este circuito, a
clula MNC consiste da associao de duas clulas de
comutao conectadas atravs do indutor de equilbrio L
1
,
sendo o circuito denominado, ento, conversor buck MNC 2
clulas.
A clula MNC pode, entretanto, ser formada por n clulas
de comutao, sendo possvel adapt-la a todos os
conversores cc-cc no-isolados (buck, boost, buck-boost,
uk, sepic e zeta) [20].
O retificador MNC 5 nveis proposto neste trabalho tem,
como parte integrante de sua estrutura, o conversor buck
MNC 2 clulas, com uma ponte retificadora convencional a
diodos substituindo a fonte cc. O circuito mostrado na
Figura 7. O ramo de sada constitudo por uma carga RL,
representando uma carga altamente indutiva.
Uma vez que o circuito opera com baixa freqncia de
comutao, o indutor de equilbrio L
1
deve ser confeccionado
em ncleo de ferro-silcio. A principal vantagem oferecida
pela nova topologia em relao ao retificador cinco nveis
MNC da Figura 5 o nmero reduzido de interruptores
ativos, alm de uma estratgia de comutao
significativamente mais simples.
A corrente total de sada i
o
pode assim ser distribuda de
forma segura atravs dos interruptores do retificador sem que
a estrutura incorra nas dificuldades oferecidas pelo
paralelismo convencional de interruptores estticos.

III. RESULTADOS DE SIMULAO

Considere, para o retificador buck MNC 5 nveis da
Figura 7, os seguintes parmetros de simulao: V
ca
= 127 V,
f = 60 Hz, R
o
= 5 , L
o
= 100 mH, L
1
= 60 mH e r
on
=
0,01 . Tais parmetros representam, respectivamente, a
tenso eficaz de entrada, a freqncia da rede, a resistncia e
indutncia da carga, a indutncia de equilbrio e a resistncia
de conduo dos interruptores ativos e diodos. Os ngulos
e (ver Figura 2) so, respectivamente, 12,6
o
e 26,8
o
.
Para simulao do circuito no software PSpice
, foram
empregados interruptores comandados por sinal de tenso
(Sbreak). Foi adotado o modelo Dbreak para os diodos. A
simulao levou s formas de onda mostradas na Figura 8.

S
1
S
2
L
1
V
i
D
1
D
2
+
i
i
i
1
v
o
-
A
C
P
Clula MNC
P
i
S1
i
D1
i
D2
i
S2
I
o

Figura 6 Um conversor buck MNC 2 clulas.
S
1
S
2
L
1
L
o
R
o
D
1
D
2
Db
1
Db
3
Db
4
Db
2
v
i
v
o
i
o
i
i
i
1
i
S2
i
S1
+
-
i
D1
i
D2
C
A
P P

Figura 7 O retificador buck MNC 5 nveis.

I(i)
-20A
0A
20A
V(Vi:+,Vi:-)
-200V
0V
200V
V(Vg1) V(Vg2)*1.2
0V
2.5V
5.0V
7.5V

I(S2)
0A
10A
20A
I(S1)
0A
10A
20A
V(Lo:1,Ro:2)
-200V
0V
200V

Time
4.00s 4.01s 4.02s 4.03s
I(Lo) I(L1) AVG(I(Lo)) AVG(I(L1))
0A
10A
20A
30A
I1
Io

Figura 8 Formas de onda simuladas para o retificador. De cima
para baixo: pulsos de comando de S
1
e S
2
; tenso e corrente de
entrada; tenso na carga; corrente em S
1
e S
2
; corrente de sada e
corrente no indutor de equilbrio L
1
.

Do grfico inferior da figura, observa-se que o valor
mdio da corrente no indutor de equilbrio L
1
, I
1
, a metade
do valor de I
o
, o que indica o equilbrio de corrente entre
interruptores ativos e diodos do retificador.
o
O espectro harmnico da corrente de entrada mostrado
na Figura 9. Para a corrente de entrada, a DHT obtida para
40 harmnicas foi de 15,6 %.
Apesar de algumas componentes harmnicas possurem
amplitudes relativamente expressivas, o conversor pode
apresentar um FP bastante elevado, cuja expresso geral :

2
1
=
+
D
i
FP
FP
DHT
.
(1)

Onde FP
D
o fator de potncia de deslocamento e DHT
i
a
distoro harmnica total da corrente de entrada.

O ngulo de deslocamento
1
obtido foi de 2,38
o

(FP
D
1). Substituindo os valores encontrados para DHT
i
e
FP
D
em (1), obtm-se um fator de potncia igual a 0,987 para
o circuito simulado.
Para um retificador buck MNC ideal (r
on
= 0), o valor
mdio da tenso de sada, V
o
, dado pela expresso:

( )
( ) ( ) [ ] . cos cos
. 2
) sen( . . 2
1

+ +
= =

+
ca
ca o
V
d V V

(2)

Para os ngulos e empregados na simulao, a
expresso (2) resultaria em V
o
= 100 V. Devido s quedas de
tenso nos interruptores e diodos, obteve-se, para o circuito
simulado, V
o
= 98,3 V.

IV. OTIMIZAO DA DISTORO HARMNICA
TOTAL DA CORRENTE DE ENTRADA

De acordo com (2), a escolha adequada de um par de
ngulos , permite o ajuste da tenso de sada V
o
.
Entretanto, existem diversos pares de ngulos que
produziriam um dado valor V
o
. Para orientar a escolha, pode-
se optar por determinar pares de ngulos de forma que se
minimizem componentes harmnicas especficas, a fim de
verificar a adequao do sistema a regulamentaes
pertinentes, e.g. IEC 61000-3-4, Porm, de acordo com a
prpria IEC, tal documento considerado uma
recomendao tcnica, no se enquadrando ainda na
categoria de norma internacional.

Ordem das harmnicas, h

Figura 9 Espectro harmnico da corrente de entrada.
Assim, optou-se neste trabalho, por otimizar o retificador
de forma a obter a DHT
i
mnima o que resulta,
conseqentemente, em um mximo FP de acordo com a
equao (1).

Para a anlise da DHT
i
mnima considerou-se a situao
ideal da Figura 2, ou seja L
o
e L
1
so tais que a ondulao
nos nveis da corrente de entrada desprezvel. Desta forma,
a expresso para i
i
, em termos da srie de Fourier, dada
por:

] ) 1 2 [( )]}. ( ) 1 2 cos[(
] ) 1 2 {cos[(
) 1 2 (
2
) (
1
t n sen n
n
n
I
t i
n
o

+ +
+
=

(3)

A amplitude da componente harmnica de ordem h, com
h = 1,3,5,..., designada por I
h
, dada por:

{ } )] ( cos[ ) cos(
2
+ + =
h h
h
I
I
o
h
.
(4)

A DHT
i
dada por:

=

=

2
2 1
(%) 100
h
i
h i
I
DHT
I
. (5)

Onde I
i1
a amplitude da componente fundamental de i
i
.
Atravs de (2), (4) e (5) possvel, por meio de um mtodo
numrico, encontrar os ngulos e que minimizam a DHT
i

para um determinado valor de V
o
, sendo assim denominados
ngulos timos.
As curvas mostrando a DHT
i
mnima e os ngulos timos,
ambas em funo da tenso de sada que seria obtida em um
retificador buck MNC ideal (sem perdas nos interruptores),
so mostradas, respectivamente, nas Figuras 10 e 11.
A tenso de sada expressa na forma normalizada, V
o,n
,
dada por:

base o
o
n o
V
V
V
,
,
= .
(6)

Onde:

) 0 (
,
= = =
o base o
V V . (7)

Foi adotado um limite para o ngulo de 30
o
. Ora,
maiores valores de implicam em ondulao acentuada da
corrente no indutor de equilbrio, pois neste intervalo que
tal elemento se submete tenso de entrada. Isto, por
conseguinte, exige uma indutncia mais elevada para garantir
a distribuio eqitativa de corrente nas chaves e para
preservar a constituio multinvel da corrente. Em
conseqncia, o volume e peso do conversor podem
aumentar desfavoravelmente. Foi adotado ainda:

+ 80 . (8)
o
Esta restrio se d em funo de caractersticas prprias
do circuito de comando desenvolvido para o prottipo, o qual
rejeita uma entrada de dados , cuja soma exceda 80 graus.
O objetivo aqui garantir um tempo mnimo para que o
sistema de gerao de pulsos possa executar as rotinas de
leitura de dados (vj. Seo V). Como os resultados
experimentais para a DHT
i
foram posteriormente
comparados com os valores tericos, foi de interesse
considerar a restrio expressa por (8) no algoritmo para
obteno da curva da Figura 10.

Figura 10 DHT
i
mnima, em funo da tenso
de sada normalizada.

Figura 11 ngulos timos do retificador
(o valor mximo de foi restrito a 30
o
).

V. O CIRCUITO DE SINCRONISMO
E GERAO DE PULSOS

O circuito de sincronismo e gerao de pulsos desempenha
um papel fundamental na operao da estrutura proposta.
Alm de promover o sincronismo entre os pulsos de
comando e a tenso ca de entrada, o circuito deve ainda
garantir que os intervalos de tempo t
(1)
e t
(2)
, bem como
t
(1)
e t
(2)
, sejam iguais, como ilustra a Figura 12,
representando a tenso de sada da ponte retificadora e os
pulsos de comando dos interruptores, v
g1
e v
g2
. Pequenas
assimetrias entre estes intervalos poderiam causar um
desequilbrio degenerativo de corrente nos interruptores,
descaracterizando a operao multinvel do retificador e
sobrecarregando uma das duas clulas de comutao
constituintes da clula MNC do retificador.
O circuito de sincronismo e gerao de pulsos descrito
pelo diagrama de blocos da Figura 13. Um microcontrolador
de 8 bits constitui sua unidade principal. O sistema, aps
transformar o sinal da tenso de entrada v
i
em uma onda
quadrada TTL (v
i
), aplica o sinal v
i
entrada de um circuito
de malha amarrada por fase (PLL), responsvel por
promover o sincronismo dos pulsos v
g1
e v
g2
com a tenso v
i
,
sendo este o nico sinal externo necessrio para a operao
do sistema.
Os pulsos v
vco
, produzidos na sada do oscilador
controlado por tenso (VCO), interno ao circuito PLL, so
aplicados entrada do contador integrante do
microcontrolador. O programa do microcontrolador
(firmware), por sua vez, realiza a contagem destes pulsos
(com freqncia 1800 vezes superior de v
i
) de forma a
produzir os pulsos de comando, de acordo com os ngulos
e , cujos valores so fornecidos pelo usurio atravs de um
teclado numrico.
O sinal v
vco
realimentado no comparador de fase do
PLL, tendo, para o sistema em equilbrio, a mesma
freqncia de v
i
. Os sinais v
g1
e v
g2
so aplicados a circuitos
de interfaceamento (drivers) adequados aos dispositivos
utilizados para implementar S
1
e S
2
, gerando assim os sinais
v
g1
e v
g2
.
O microcontrolador de 8 bits adotado foi o AT89S8252
(Atmel), enquanto o circuito PLL empregado foi
o CD4046BC (Fairchild). O uso de um sistema
microcontrolado permite ao usurio no somente ajustar a
tenso de sada, mas tambm entrar com o valor numrico
dos ngulos e . Adicionalmente, este sistema poderia ser
empregado para responder a uma estratgia especificada de
controle em malha fechada, o que se pretende desenvolver no
futuro.

VI. RESULTADOS EXPERIMENTAIS
Um prottipo de 2 kW para o retificador buck MNC foi
implementado em laboratrio (Figura 14). Neste caso, Q1 e
Q2 so IGBTs IRG4PC30W (International Rectifier),
enquanto D1 e D2 so diodos MUR1540. Embora estes
componentes sejam de comutao rpida, o seu emprego se
deu em funo da disponibilidade em laboratrio e
adequao aos nveis de tenso e corrente exigidos. Em uma
aplicao prtica do retificador, porm, componentes lentos
(e.g. IGBTs de 1
a
gerao) poderiam ser utilizados. Por
outro lado, a ponte retificadora utilizada (KBPC3504)
prpria para operao em baixa freqncia.

Figura 12 Representao da tenso na sada da ponte retificadora e
pulsos de comando v
g1
e v
g2
.
o
COMPARADOR
DE FASE
FILTRO
PASSA-
BAIXA
VCO
+
-
MICROCONTROLADOR
DE 8 BITS
ENTRA CANCELA
0
1 2 3
4 5 6
7 8 9
PLL
Entrada do
Contador
,
Entrada
do PLL
DRIVERS
S
1
S
2
v
g1
v
g2
v
vco
'
Entrada do
comparador
de fase
60Hz
FILTRO
PASSA-
BAIXA
v
i
v
i
'
v
vco
v
g1
'
v
g2
'

Figura 13 O circuito de sincronismo e gerao de pulsos.

Db1
Lo
100mH
Rc
0,22
D1
Q1
D2
Db3
Db2
Ro
4.1 Db4
Q2
KBPC3504
Filtro de
entrada
6,8 uF
10
Ls
Rede ca
Vs
L1
60mH

Figura 14 Diagrama esquemtico do prottipo
implementado em laboratrio.

Um filtro de entrada RC foi inserido no circuito, com o
intuito de minimizar distrbios na tenso de entrada causados
pela transio rpida nos nveis de corrente de entrada
durante a entrada em conduo/bloqueio dos IGBTs. Isto
ocorre devido s tenses induzidas L.di/dt nas indutncias da
rede ca, representadas por L
s
na Figura 14.
A resistncia R
c
de 0,22 foi utilizada para compensar a
resistncia interna do indutor de equilbrio L
1
, de forma a
garantir a diviso adequada da corrente nos interruptores da
clula MNC. Embora a tcnica de compensao resistiva
introduza algum acrscimo nas perdas totais do circuito, o
seu emprego no prottipo desenvolvido justificou-se pela
simplicidade de implementao. Em trabalhos futuros, no
entanto, podero ser adotadas outras tcnicas de
compensao que no utilizem R
c
, como o controle dinmico
na largura de pulso dos sinais de comando dos interruptores.
Nesse caso, h a necessidade de um sistema de controle em
malha fechada com sensores de corrente.
Em laboratrio foram realizados ensaios exaustivos com o
prottipo, tendo sido adquiridas curvas tpicas para o
retificador operando com = 12,6
o
e = 26,8
o
que so aqui
includas. A Figura 15 mostra a tenso e a corrente de
entrada do retificador. As Figuras 16, 17 e 18 mostram outras
formas de onda de interesse.
Para a corrente de entrada, a DHT
i
obtida para 40
harmnicas foi de 15,3%, com um ngulo de deslocamento
de 0,28
o
(FP
D
1). De acordo com (1), o fator de potncia
obtido foi de 0,989.
Pode-se observar na Figura 15 a presena de distrbios na
tenso de entrada. Tais distores provocaram uma DHT de
tenso de entrada de 4,48% (contra 3,32% para o sistema a
vazio). A utilizao de um circuito de ajuda comutao
(snubber) associado aos IGBTs, como mostra a
Figura 19, poderia reduzir consideravelmente tais distrbios,
atravs da reduo das taxas di/dt para a corrente de entrada
nas transies. A Figura 20 mostra a tenso e corrente de
entrada simuladas para o retificador buck MNC 5 nveis
empregando o circuito de ajuda comutao da Figura 19.
Foram mantidos os parmetros de simulao da seo III,
tendo sido includos: L
s
= 0,2 mH, L
snb
= 4 mH, C
snb
= 33 F
e R
snb
= 100 . Neste caso, a DHT da tenso de entrada ficou
em 1,24%, enquanto que para a corrente multinvel obteve-se
13,74%. A investigao de um snubber timo, bem como sua
implementao prtica so objetos de futuros trabalhos.

Figura 15 Tenso e corrente de entrada, para = 12,6
o
e = 26,8
o

(5 ms/div; 100 V/div; 20 A/div).

Figura 16 Correntes nos IGBTs (5 ms/div; 10 A/div).

o

Figura 17 Corrente de sada e corrente no indutor de equilbrio
(5 ms/div; 5 A/div).

Figura 18 Tenso de sada e tenso em R
o

(5 ms/div; 50 V/div).

Rsnb
Lsnb
Dsnb
1
Csnb
2
Q1

Figura 19 Circuito de ajuda comutao.

Variando-se a tenso de sada utilizando os ngulos timos
da Figura 11, foi obtida a curva de rendimento do retificador,
mostrada na Figura 21. Foram obtidas ainda as curvas
experimentais da DHT
i
(Figura 22) e do fator de potncia do
retificador (Figura 23).

Time
320ms 330ms 340ms 350ms 360ms
I(input)
-20A
0A
20A
V(input:+,0)
-200V
0V
200V
SEL>>

Figura 20 Tenso e corrente de entrada simuladas para o
retificador buck MNC 5 nveis empregando o circuito de ajuda
comutao da Figura 19.

Figura 21 Curva de rendimento do retificador buck MNC 5 nveis.

Figura 22 Valores experimentais para a DHT da
corrente de entrada.

o

Figura 23 Curva do fator de potncia obtido para o retificador.

Em virtude da queda de tenso nos componentes do
retificador, incluindo a resistncia parasita do indutor de
equilbrio foram registrados, para a tenso de sada, valores
menores do que os que seriam obtidos usando os pares ,
em (2). Para = 12,6
o
e = 26,8
o
, a tenso de sada medida
foi de aproximadamente 86 V (em lugar de 100 V, no caso
terico). Estuda-se obter uma equao mais rigorosa que a
equao (2), a fim de refletir este efeito. Entretanto, para
cada par , utilizado na obteno da curva da Figura 22, os
valores experimentais de DHT
i
mostraram-se muito
prximos dos valores tericos, mostrados na Figura 10 para
uma forma de onda 5 nveis ideal, sobretudo para os valores
maiores de tenso de sada.

VII. CONCLUSES

Este trabalho apresentou um novo retificador multinvel
em corrente baseado no conversor buck-2 clulas, capaz de
estabelecer uma corrente de entrada com at cinco nveis. Se
comparado com outras alternativas, a nova estrutura
apresenta a vantagem de promover a diviso da corrente de
sada atravs de duas clulas de comutao, empregando um
nmero reduzido de interruptores ativos.
Atravs do comando dos interruptores ativos empregando
pulsos de mesma largura, defasados de um ngulo ,
mostrou-se possvel ajustar a tenso de sada do retificador
drenando da fonte ca uma corrente de entrada com DHT
reduzida, levando a estrutura a operar com elevado fator de
potncia, empregando comutao em baixa freqncia. Isto
pode ser comprovado atravs da comparao entre os
resultados experimentais para a tenso e corrente de entrada
(Figura 15) com as formas de onda ideais da Figura 2. A
estrutura monofsica adequada, assim, a aplicaes
envolvendo cargas cc altamente indutivas.
A estratgia de sincronismo associada gerao dos
pulsos de comando dos interruptores, atravs de um circuito
digital apropriado, mostrou-se imprescindvel para garantir o
equilbrio de corrente entre os interruptores da clula MNC,
intrnseca estrutura do retificador buck MNC 5 nveis.
O circuito descrito neste trabalho e os resultados
experimentais obtidos constituem, assim, uma referncia para
o desenvolvimento de retificadores buck MNC com mais de
cinco nveis, bem como para o estudo de outras topologias de
retificadores com comutao em baixa freqncia baseados
na tcnica multinvel em corrente.
Um estudo sobre condicionamento harmnico e adequao
a normas ser implementado como continuidade deste
trabalho. Ressalta-se, porm, a possibilidade de operao
com um maior nmero de nveis intermedirios (empregando
um conversor buck com mais de duas clulas MNC), o que
certamente flexibilizar a minimizao de componentes
harmnicas especficas.


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Breed of Power Converters, IEEE Transactions on
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Eletrnica de Potncia COBEP 95, pp. 417-422, Dec.
1995.

DADOS BIOGRFICOS

Estvo Coelho Teixeira nasceu em So Paulo (SP), em
28/06/1974. Graduou-se em Engenharia Eltrica em 1998
pela Universidade Federal de Juiz de Fora, onde concluiu
recentemente o curso de mestrado em Engenharia Eltrica.
Atuou como instrutor de formao profissional no SENAI de
Juiz de Fora em 1999/2000, nas reas de Eletricidade e
Eletrnica. Suas reas de interesse so conversores estticos
de energia, automao, microprocessadores e aplicaes
industriais.

Henrique A. C. Braga nasceu em Aimors, MG, em
01/08/1959. Graduou-se em Engenharia Eltrica pela
Universidade Federal de Juiz de Fora (UFJF) em 1982.
professor dessa mesma universidade desde 1985. Obteve o
ttulo de Mestre em Engenharia Eltrica, sub-rea Eletrnica
de Potncia, na COPPE/UFRJ em 1988. Em 1996 concluiu o
curso de doutoramento, na mesma rea do mestrado, pela
Universidade Federal de Santa Catarina, INEP-UFSC. Atuou
como membro do Conselho Executivo da SOBRAEP em
1994. Atualmente professor nos cursos de Graduao e Ps
Graduao (mestrado) em Engenharia Eltrica da UFJF,
lecionando disciplinas na rea de Eletrnica Bsica e
Eletrnica de Potncia. Senior Member do IEEE e foi
Diretor da Seo MG do IEEE no binio 2000/2001 e re-
eleito para o binio 2002/2003.
o
RETIFICADOR PR-REGULADOR BOOST COM ELEVADOS FATOR DE
POTNCIA E RENDIMENTO, PARA SISTEMAS DE TELECOMUNICAES
Fabio Toshiaki Wakabayashi Carlos Alberto Canesin
Universidade Estadual Paulista
UNESP FEIS DEE
Cx. Postal 31 15385-000 Ilha Solteira (SP)
Fax: (18) 3742 2735
e-mail: canesin@dee.feis.unesp.br
http://www.dee.feis.unesp.br/lep/power.html
Resumo Este artigo apresenta, de forma resumida, as
variaes topolgicas de uma clula de comutao ZCS-
PWM, a partir da anlise de suas aplicaes em estgios
retificadores pr-reguladores Boost controlados pela
tcnica de valores mdios instantneos de corrente de
entrada, com o propsito de obter uma estrutura retifi-
cadora com elevados rendimento e fator de potncia para
alimentao monofsica de sistemas de telecomunicaes.
As principais caractersticas de cada uma das verses da
clula de comutao so descritas, com o intuito de propi-
ciar uma comparao qualitativa entre as estruturas
analisadas. Adicionalmente, so apresentados resultados
experimentais para a mais recente verso do retificador
Boost ZCS-PWM, implementado para o processamento
de valores nominais de 1200W de potncia de sada, com
220V de tenso eficaz de alimentao, 400V de tenso
mdia de sada e 50kHz de freqncia de chaveamento.
Abstract This paper presents a summary of different
topological arrangements concerned to a ZCS-PWM
commutation cell, based on the analysis of its application
in Boost rectifying pre-regulators, controlled by the
technique of instantaneous average values of input
current, with the purpose to obtain a high input power-
factor rectifier, and high efficiency to single-phase
application in telecommunication systems. The main
characteristics of each commutation cell are described,
providing conditions to establish a qualitative compari-
son among the structures. In addition, experimental
results are presented from a prototype of the latest
version of the ZCS-PWM Boost rectifier, implemented
for processing nominal values of 1200W output power
and 400V average output voltage, at 220V rms input
voltage and 50kHz switching frequency.
I. INTRODUO
A crescente demanda mundial por energia eltrica tem
feito com que questes referentes ao planejamento de sua
produo, transmisso e consumo tornem-se mais claras
populao, de maneira geral. Dentro deste contexto, a adoo
de polticas de racionalizao do consumo de energia eltrica
tem sido incentivada. Uma das formas de se racionalizar o
consumo obtida a partir do uso de equipamentos eletro-
eletrnicos com processamento de energia otimizado, ou
seja, equipamentos que apresentam elevados rendimento e
fator de potncia, caracterizando assim um melhor uso da
energia eltrica. fato que melhores rendimentos resultam
no aumento da densidade de potncia destes equipamentos,
possibilitando sua compactao. Em relao ao fator de
potncia, a obteno de elevados valores para esta grandeza
implica na reduo do contedo harmnico das correntes
drenadas por tais equipamentos da rede de corrente alternada
(CA). Alm disto, elevar o fator de potncia de uma estrutura
significa reduzir a diferena entre os valores de potncia
consumida (kW) e potncia demandada da rede de CA
(kVA), na busca da igualdade entre tais valores.
Dentre a infinidade de equipamentos eletro-eletrnicos,
existem aqueles que necessitam de um estgio de entrada
retificador, conectado entre a rede de alimentao em CA e a
carga propriamente dita. Considerando sua configurao
mais simples, o estgio retificador geralmente composto
por uma ponte de diodos associada a um capacitor de filtro
de elevado valor, conforme mostra a figura 1 para uma
aplicao em sistemas monofsicos. Tipicamente,
equipamentos que utilizam esta configurao apresentam
fator de potncia bastante reduzido, da ordem de 0,6. Tal fato
denota a m utilizao da energia total drenada da rede de
alimentao em CA.
Como uma das alternativas para a minimizao deste
problema, destacam-se os estudos desenvolvidos nos ltimos
vinte anos de estruturas retificadoras chaveadas em elevada
freqncia, baseadas em conversores estticos controlados
atravs de tcnicas especiais [1 at 6], capazes de propiciar a
obteno de reduzida taxa de distoro harmnica (TDH) na
corrente de entrada, alm de defasagem angular desprezvel
entre as componentes fundamentais da tenso de alimentao
e da corrente drenada da rede em CA, resultando em elevado
fator de potncia para a estrutura. Adicionalmente, o
chaveamento em elevadas freqncias permite a reduo do
volume e do peso dos elementos reativos empregados,
possibilitando o aumento da densidade de potncia
processada atravs do estgio retificador.
Em funo de restries impostas por normas internacio-
nais, tais como as atuais IECs 61000-3-2 e 61000-3-4, o
conversor Boost um dos conversores atuais mais utilizados
para a implementao de estgios retificadores monofsicos
de elevado fator de potncia, conforme mostra a figura 2.
D
r3
D
r1
D
r4
D
r2
C
o
V
in
( t)
I
in
( t)
V
o
(carga)
Figura 1 Estgio retificador convencional,
para sistemas monofsicos.
o
L
B
D
r3
D
r1
D
r4
D
r2
C
o
V
in
( t)
I
in
( t)
V
o
(carga)
D
B
S
B
Figura 2 Estgio retificador Boost de elevado fator de
potncia, para sistemas monofsicos.
Dentre as caractersticas que favorecem a escolha do
conversor Boost, destacam-se a simplicidade do circuito e a
presena de um filtro de corrente (L
in
) na entrada da
estrutura. Em funo disto, dependendo da tcnica de
controle adotada para o comando do interruptor ativo S
B
,
torna-se possvel minimizar o filtro de entrada necessrio
para a eliminao das componentes de elevadas freqncias
da corrente drenada da rede de alimentao em CA.
Apesar de proporcionar a reduo do volume dos
elementos reativos necessrios, a operao em elevadas
freqncias pode acarretar problemas com relao ao
rendimento da estrutura, uma vez que as perdas durante os
processos de comutao dos semicondutores envolvidos so
diretamente proporcionais freqncia de chaveamento
qual esto submetidos. Adicionalmente, uma vez que as
tenses mdias de sada da estrutura retificadora Boost so
elevadas (tipicamente 400V), torna-se necessrio empregar
diodos Boost de elevadas tenses de ruptura e do tipo ultra-
rpidos (operao em elevadas freqncias), resultando em
perdas adicionais e problemas de interferncia eletromagnti-
ca, devido recuperao reversa.
Assim sendo, com o intuito de propiciar o aumento da
freqncia de operao dos conversores estticos, sem que
haja prejuzo do rendimento dos mesmos, e tambm em
funo dos problemas de recuperao reversa dos diodos,
tcnicas de comutao no-dissipativa tm sido desenvol-
vidas [7 at 15]. Basicamente, as tcnicas de comutao no-
dissipativas podem ser divididas em dois grandes grupos:
tcnicas de comutao com tenso nula: ZVS (Zero
Voltage Switching) e ZVT (Zero Voltage Transition);
tcnicas de comutao com corrente nula: ZCS (Zero
Current Switching) e ZCT (Zero Current Transition).
Cada uma das tcnicas de comutao suave obtida a
partir de uma nova configurao de clula de comutao.
fato que a escolha da tcnica de comutao a ser empregada
depende, dentre outros fatores, do tipo de interruptor
utilizado no conversor. Para o caso de semicondutores do
tipo MOSFET (Metal-Oxide-Semiconductor Field-Effect-
Transistor) recomenda-se a utilizao das tcnicas de
comutao com tenso nula, em funo das capacitncias
intrnsecas de tais dispositivos. Entretanto, o processamento
de potncia em nveis elevados pode acarretar perdas
significativas durante o processo de conduo de corrente
atravs dos dispositivos semicondutores.
Assim sendo, por apresentarem menores perdas em
conduo, interruptores do tipo IGBT (Insulated-Gate
Bipolar Transistor) tornam-se mais atrativos que
interruptores do tipo MOSFET para o processamento de
potncia acima de 1kW e/ou tenses acima de 500V [10-12].
Contudo, os IGBTs tm como caracterstica a existncia de
corrente de cauda durante o processo de bloqueio, fazendo
com que as perdas de comutao tornem-se pronunciadas.
Para contornar tal problema, recomenda-se o emprego das
tcnicas de comutao com corrente nula, possibilitando
ento a operao em elevadas freqncias.
Dentro deste contexto, uma clula de comutao ZCS-
PWM (Pulse Width Modulated) foi proposta em [11], sendo
especificamente apresentada em [12] para uma aplicao em
um retificador pr-regulador Boost de elevado fator de
potncia para sistemas de telecomunicaes, comandado pela
tcnica de controle de valores mdios instantneos de
corrente de entrada. Diversas propostas de clula ZCS-PWM
aplicadas a retificadores pr-reguladores Boost surgiram na
literatura, destacando-se as clulas analisadas em [13] e [14].
A clula apresentada em [13] aplicada a um conversor
Boost interleaved operando no modo de conduo crtica de
corrente, com o intuito de se minimizar os efeitos de
recuperao reversa do diodo Boost sobre o interruptor
principal. J a clula apresentada em [14] possui um indutor
ressonante em srie com o caminho da corrente transferida
carga, implicando em perdas adicionais neste elemento.
Portanto, para a aplicao de tcnicas de controle no modo
de conduo contnua, com minimizao dos efeitos de
recuperao reversa do diodo Boost sobre os interruptores
ativos, a clula apresentada em [11] ainda representa uma
escolha adequada. Neste contexto, desde a proposio da
clula original [11], trs diferentes verses foram
seqencialmente propostas [15 e 16, 17 e 18, 19], cada uma
delas mantendo as principais caractersticas de comutao
suave nos elementos semicondutores empregados e trazendo
melhorias adicionais a cada modificao, com a finalidade de
elevar o rendimento da estrutura e permitir a reduo dos
esforos nos semicondutores. Desta forma, este artigo
apresenta a seqncia de modificaes incorporadas clula
ZCS-PWM original, provendo subsdios para uma
comparao aprimorada entre as principais caractersticas das
diferentes verses propostas, aplicadas a um retificador pr-
regulador Boost de elevado fator de potncia para sistemas
de telecomunicaes.
II. CLULA ORIGINAL DE COMUTAO ZCS-PWM
A figura 3 mostra a clula original de comutao ZCS-
PWM [12], aplicada a um retificador Boost. Com base nesta
figura, possvel notar que a clula de comutao proposta
apresenta dois interruptores ativos bidirecionais em corrente
(S
1
e S
2
), dois diodos (D
1
e D
2
), dois pequenos indutores
ressonantes (L
r1
e L
r2
) e um capacitor ressonante (C
r
).
As etapas de funcionamento para o circuito simplificado e
as principais formas de onda tericas associadas a este
estgio retificador so mostradas na figura 4.
C
r
L
r1
L
r2
D
r3
L
in
D
r1
D
r4
D
r2
S
2 C
o
V
in
( t)
I
in
( t)
D
2
V
o
D
1
S
1
Figura 3 Estgio retificador Boost, empregando a clula de
comutao ZCS-PWM original [12].
o
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
1
a
etapa [t
0
, t
1
] 2
a
etapa [t
1
, t
2
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
3
a
etapa [t
2
, t
3
] 4
a
etapa [t
3
, t
4
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
5
a
etapa [t
4
, t
5
] 6
a
etapa [t
5
, t
6
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
7
a
etapa [t
6
, t
7
] 8
a
etapa [t
7
, t
8
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
t
2
t
0
t
t
t
t
t
t
1
t
3
t
7
t
8
t
t
v
Cr
(t)
V
o
V
Cr(mx)
(T
i
)
I
Lr1(mn)
(T
i
)
I
Lr2(mn)
(T
i
)
I
Lr2(mx)
(T
i
)
V
D2(mx)
(T
i
)
i
Lr1
(t)
i
Lr2
(t)
v
S1
(t)
v
S2
(t)
i
D1
(t)
i
D2
(t)
v
D1
(t)
v
D2
(t)
v
gS1
(t)
v
gS2
(t)
ZCS e
ZVS
ZVS
ZVS
ZCS e
ZVS
t
5
t
4
t
6
t
9
t
6
D(T
i
).T
i
T
i
V
o
I
in
(T
i
)
V
o
I
in
(T
i
)
I
in
(T
i
)
V
o
V
o
I
D1(mx)
(T
i
)
ZCS
ZCS
9
a
etapa [t
8
, t
9
]
(a) (b)
Figura 4 (a) Principais formas de ondas idealizadas; e (b) Etapas de funcionamento do retificador Boost ZCS-PWM com elevado
fator de potncia [12], durante um perodo genrico de chaveamento (T
i
).
De acordo com a figura 4, os interruptores S
1
e S
2
so
comandados conduo de forma ZCS, em t=t
0
e t=t
3
,
respectivamente. Tal fato ocorre devido presena dos
indutores L
r1
e L
r2
, os quais limitam as derivadas das
correntes em seus respectivos ramos. Adicionalmente, S
1
e S
2
so bloqueados, simultaneamente, durante o intervalo de
tempo t
6
, de forma ZCS e ZVS.Com relao aos diodos D
1
e D
2
, nota-se que seus processos de entrada em conduo
ocorrem de forma ZVS e os efeitos de recuperao reversa
sobre os interruptores ativos so minimizados.
Resultados experimentais apresentados em [12] mostram
que a correo do fator de potncia da estrutura pode ser
realizada atravs da tcnica de controle por valores mdios
instantneos de corrente de entrada, mantendo-se as
caractersticas das comutaes suaves nos dispositivos
semicondutores, durante todo um perodo da rede de
alimentao em CA.
Apesar do bom desempenho verificado nesta topologia, a
clula de comutao proposta apresenta duas caractersticas
que podem ser apontadas como desvantagens. A primeira
delas relaciona-se com o emprego da clula em outros
conversores. Conforme [15], a aplicao da clula ZCS-
PWM original nos conversores Buck-Boost, Sepic e Zeta
impossibilita a obteno de isolamento natural atravs dos
indutores de acumulao destas estruturas. A segunda
desvantagem verificada no prprio conversor Boost, onde
possvel notar que os diodos D
1
e D
2
conduzem
simultaneamente a corrente que flui da fonte de alimentao
para a carga, durante a primeira e a nona etapas. Desta forma
as perdas em conduo associadas a estes componentes
podem se tornar significativas, dependendo do valor da
corrente processada atravs dos mesmos.
III. PRIMEIRA VARIAO TOPOLGICA DA CLULA
DE COMUTAO ZCS-PWM
Em conformidade com [15], com o intuito de se eliminar a
desvantagem referente obteno de isolamento natural
das estruturas Buck-Boost, Sepic e Zeta, prope-se ento
uma alterao na clula de comutao ZCS-PWM original,
resultando na topologia apresentada na figura 5. Nesta
estrutura, quando comparada clula original, a seqncia
das etapas de funcionamento no sofre alteraes. No
entanto, a ressonncia ocorre sem que haja a necessidade de
fluxo da corrente ressonante atravs do capacitor de filtro da
tenso de sada, como mostra a figura 6.
o
C
r
L
r1
L
r2
D
r3
L
in
D
r1
D
r4
D
r2
S
2 C
o
V
in
( t)
I
in
( t)
D
2
V
o
D
1
S
1
Figura 5 Estgio retificador Boost, empregando a primeira
variao da clula ZCS-PWM [15].
As formas de ondas desta verso do conversor so
idnticas quelas apresentadas para a clula original,
exceo da tenso sobre C
r
, que passa a evoluir conforme a
figura 7. Nota-se na figura 7 que a mxima tenso sobre o
capacitor ressonante menor do que aquela verificada para o
mesmo elemento na clula original, apesar do valor pico-a-
pico ter permanecido inalterado. Desta forma, pode-se
afirmar que a variao proposta para a clula original pode
propiciar a reduo de custos associados ao elemento C
r
, em
funo do menor nvel de isolao de tenso requerido. A
exemplo da clula ZCS-PWM original, resultados experi-
mentais para um prottipo implementado confirmam a corre-
o do fator de potncia e obteno de elevado rendimento a
partir da estrutura proposta, conforme [15-16]. Entretanto,
em comparao com a clula ZCS-PWM original, a conexo
srie entre os diodos D
1
e D
2
durante a etapa de transferncia
de energia carga mantida, sendo esta a sua grande
desvantagem. Entretanto, em [16] apresentada a aplicao
desta mesma clula em um retificador Zeta, a partir do qual
possvel verificar que os diodos D
1
e D
2
no conduzem de
forma simultnea a corrente de carga.
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
1
a
etapa [t
0
, t
1
] 2
a
etapa [t
1
, t
2
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
3
a
etapa [t
2
, t
3
] 4
a
etapa [t
3
, t
4
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
5
a
etapa [t
4
, t
5
] 6
a
etapa [t
5
, t
6
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
7
a
etapa [t
6
, t
7
] 8
a
etapa [t
7
, t
8
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
9
a
etapa [t
8
, t
9
]
Figura 6 Etapas de funcionamento do retificador Boost
empregando a primeira variao da clula ZCS-PWM [15],
durante um perodo genrico de chaveamento (T
i
).
t
2
t
0
t
1
t
3
t
7
t
8
t
5
t
4
t
6
t
9
t
6
D(T
i
).T
i
T
i
t
v
Cr
(t)
V
o
V
Cr(mn)
(T
i
)
Figura 7 Forma de onda idealizada da tenso sobre o
capacitor ressonante da primeira variao da clula ZCS-PWM
[15], durante um perodo genrico de chaveamento (T
i
).
IV. SEGUNDA VARIAO TOPOLGICA DA CLULA
DE COMUTAO ZCS-PWM
Em funo da aplicao explorada em [16], uma segunda
variao topolgica para a clula original proposta em [17].
Esta clula empregada em um estgio retificador isolado
Sepic ZCS-PWM de elevado fator de potncia, aplicado a
reatores eletrnicos para mltiplas lmpadas fluorescentes
[17], e em sua verso no isolada em [18]. Entretanto, tal
clula de comutao exige a implementao de circuitos de
acionamento (ataque de gate) isolados, implicando em
maior complexidade e custo para o comando. Para solucionar
tal problema, em [19] proposta uma modificao na
configurao da clula, na qual os interruptores ativos do
estgio retificador apresentam referncia comum. fato que
a clula apresentada em [19] pode ser diretamente aplicada
para a implementao de um retificador Boost ZCS-PWM,
tendo em vista as similaridades de funcionamento com o
conversor Sepic ZCS-PWM proposto. A figura 8 apresenta o
diagrama esquemtico do novo retificador proposto.
As etapas de funcionamento do retificador Boost ZCS-
PWM mostrado na figura 8 so apresentadas na figura 9.
A figura 10 mostra as formas de onda idealizadas das
correntes e tenses nos diodos D
1
e D
2
. As formas de ondas
restantes permanecem idnticas quelas verificadas na
primeira variao topolgica da clula ZCS-PWM.
Comparando-se as etapas de funcionamento da figura 9
com as etapas do conversor Boost predecessor, mostradas na
figura 6, possvel observar que existem diferenas apenas
entre as etapas 1 e 9. Entretanto, vale lembrar que, em ambos
os conversores, a transferncia de energia carga ocorre
durante estas duas etapas, sendo que a etapa 9 responsvel
pela maior parte desta transferncia. Assim sendo, fato que
a eliminao da conexo srie entre os diodos D
1
e D
2
na
verso da clula mostrada na figura 8 representa ento uma
grande vantagem com relao minimizao das perdas em
conduo associadas a D
1
.
C
r
L
r1
L
r2
D
r3
L
in
D
r1
D
r4
D
r2
S
2
C
o
V
in
( t)
I
in
( t)
D
2
V
o
D
1
S
1
Figura 8 Estgio retificador Boost, empregando a segunda
variao da clula ZCS-PWM [19].
o
L
r1
L
r2 V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2 V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
1
a
etapa [t
0
, t
1
] 2
a
etapa [t
1
, t
2
]
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2
V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
3
a
etapa [t
2
, t
3
] 4
a
etapa [t
3
, t
4
]
L
r1
L
r2 V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2 V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
5
a
etapa [t
4
, t
5
] 6
a
etapa [t
5
, t
6
]
L
r1
L
r2 V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
L
r1
L
r2 V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
7
a
etapa [t
6
, t
7
] 8
a
etapa [t
7
, t
8
]
L
r1
L
r2 V
o
D
2
D
1
S
1
S
2
C
r
I
in
(T
i
)
9
a
etapa [t
8
, t
9
]
Figura 9 Etapas de funcionamento do retificador Boost
empregando a segunda variao da clula ZCS-PWM [19],
i
).
A Tabela I mostra, de forma resumida, uma comparao
entre as principais caractersticas das clulas de comutao
ZCS-PWM analisadas. De acordo com esta tabela, fcil
notar a evoluo na configurao da clula proposta,
possibilitando o isolamento natural dos conversores Buck-
Boost, Sepic e Zeta, alm da eliminao da conexo srie dos
diodos D
1
e D
2
.
t
2
t
0
t
1
t
3
t
7
t
8
t
t
V
D2(mx)
(T
i
)
i
D1
(t)
i
D2
(t)
v
D1
(t)
v
D2
(t)
ZVS
ZVS
t
5
t
4
t
6
t
9
t
6
D(T
i
).T
i
T
i
I
in
(T
i
)
I
in
(T
i
)
V
o
V
o
I
D1(mx)
(T
i
)
Figura 10 Formas de ondas idealizadas das comutaes dos
diodos D
1
e D
2
da segunda variao da clula ZCS-PWM [19],
i
).
TABELA I
Principais Caractersticas das Clulas ZCS-PWM Analisadas
Caracterstica
Tipo de Clula
Fluxo da
Corrente
Ressonante
Atravs da
Carga
Possibilidade
de Isolamento
das Estruturas
Buck-Boost,
Sepic e Zeta
Conexo
Srie dos
Diodos
L
r1
L
r2
S
2
D
2
D
1
S
1
C
r
clula original
Sim No Sim
C
r
L
r1
L
r2
S
2
D
2
D
1
S
1
primeira variao
No Sim Sim
C
r
L
r1
L
r2
S
2
D
2
D
1
S
1
clula atual
No Sim No
III. EXEMPLO DE PROJETO E
RESULTADOS EXPERIMENTAIS
Para demonstrar a validade da anlise desenvolvida, um
prottipo do retificador Boost apresentado na figura 8
implementado, sendo que o circuito de comando para
correo do fator de potncia baseado no controlador
UC3854 [5], dedicado tcnica por valores mdios
instantneos de corrente de entrada.
As principais equaes de projeto deste retificador Boost
so descritas a seguir. Com o intuito de se garantir a
obteno de comutao ZCS para os interruptores ativos S
1
e
S
2
, conforme descrito anteriormente, necessrio que as
restries impostas pelas inequaes (1) e (2) sejam
conjuntamente satisfeitas.
r 2
r1
L
1
L
= < (1)
in(p)
r 2
mx
o r
I
L
.
V C
= < (2)
sendo: I
in(p)
= valor de pico da corrente de entrada.
O atendimento das restries (1) e (2) torna possvel o
emprego da tcnica de controle por valores mdios
instantneos de corrente de entrada mantendo-se as
comutaes suaves da clula ZCS-PWM durante o decorrer
de todo um perodo de rede de CA.
A caracterstica de sada do conversor Boost ZCS-PWM
obtida atravs de (3).
o
in(ef )
V 1
q
V 1 F
= =
(3)
sendo: ( )
(ef )
(ef ) 0 1 2 3
(ef )
f 1
F D . A . A A A
2. 2.
(
= + + +
(

(

(4)
D
(ef)
= razo cclica de controle para valores
eficazes de tenso de alimentao
o
B
B r 2 r
2
2. .f
f 2. .f . L .C
= =
(5)
0
(ef )
1 2.
A
2 1

= + +
+
(6)
2
1 (ef ) (ef )
1
A . .
| |
=
|
|
\ .
(7)
( )
2
1
2
A
A 1 . 1 =
(8)
( )
3 1
1
A .arcsen .A .arccos
1
| |
+
= |
|
+
\ .
(9)
Recomenda-se que valores para e f sejam adotados de
tal forma que proporcionem a obteno de reduzida
influncia da ressonncia sobre a regulao da tenso de
sada, alm de evitar a ocorrncia dos problemas
relacionados a elevadas freqncias de ressonncia,
resultando em perdas mais acentuadas nos elementos
magnticos e problemas de interferncia eletromagntica.
A. Exemplo de Projeto do Novo Retificador Boost ZCS-
PWM com Elevado Fator de Potncia
O projeto do novo retificador Boost ZCS-PWM
desenvolvido a partir dos dados de entrada e sada definidos
na Tabela II
A obteno dos valores dos elementos ressonantes
realizada com base na adoo dos seguintes parmetros:
=0,625 ; f=0,147 e
mx
=0,51.
Utilizando-se os valores acima adotados e com o uso das
equaes (1) a (9), so ento determinados:
C
r
=22nF ; L
r1
=16H e L
r2
=10H.
O filtro de entrada (L
in
) projetado para que o ripple da
corrente de entrada fique limitado a 10% de seu valor
nominal de pico. Quanto ao filtro de sada (C
o
), seu valor
determinado para que a tenso de sada do conversor
apresente um ripple inferior a 2% de seu valor mdio
nominal. Assim sendo, so especificados:
L
in
=3mH e C
o
=680F.
O projeto dos parmetros externos do controlador UC3854
realizado de acordo com [5]. A lgica de acionamento dos
interruptores S
1
e S
2
composta a partir do diagrama de
blocos da figura 11.
B. Resultados Experimentais
Resultados experimentais obtidos para um prottipo do
retificador Boost da figura 8 so apresentados na seqncia.
Para a implementao do prottipo, os dispositivos
semicondutores foram especificados conforme a Tabela III.
As formas de ondas da corrente de entrada e da tenso de
alimentao do retificador, para condies nominais de
operao, so mostradas na figura 12.a. A figura 12.b mostra
TABELA II
Dados de Entrada e Sada do Retificador Boost ZCS-PWM
Tenso eficaz de alimentao (V
in(ef)
) 220V 15%
Freqncia de oscilao da rede de alimentao em CA (f
CA
) 60Hz
Freqncia de chaveamento do retificador Boost (f
B
) 50kHz
Valor mdio da tenso de sada CC do retificador (V
o
) 400V
Potncia nominal de sada (P
o
) 1200W
Mnimo rendimento adotado (%) 95%
D( T
i
).T
i
UC 3854
monoestvel
(4528)
porta OU
(4071)
circuito de
ataque de
gate (S
2
)
circuito de
ataque de
gate (S
1
)
t
S1
t
S2
Figura 11 Diagrama de blocos da lgica de acionamento dos
interruptores S
1
e S
2
.
TABELA III
Dispositivos Semicondutores empregados no Prottipo
D
r1
, D
r2
SKR25/06
Ponte Retificadora
D
r3
, D
r4
SKN25/06
Interruptor Principal S
1
IRG4PH50UD
Interruptor Auxiliar S
2
IRG4PC50UD
Diodo de Equalizao D
1
MUR8100E
Diodo Boost D
2
MUR8100E
0
v
in
i
in
i
in
: 5A/div; 5ms/div
v
in
: 100V/div; 5ms/div
(a)
0,0%
0,3%
0,6%
0,8%
1,1%
1,4%
1,7%
2,0%
2,2%
2,5%
2,8%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
ordem harmnica
TDH
Iin
= 3,27%
(b)
Figura 12 (a) Tenso de alimentao e corrente de entrada, e
(b) espectro de freqncias de I
in
, para carga nominal.
o espectro de freqncias para a corrente de entrada, sendo
que sua TDH igual a 3,27% e o fator de potncia da
estrutura nesta condio de aproximadamente 0,986, para
uma TDH da tenso de alimentao medida de 2,10%.
A Figura 13 mostra os detalhes das comutaes dos
semicondutores empregados no retificador Boost ZCS-PWM.
Os resultados mostrados na figura 13 foram obtidos para
as situaes em que o valor instantneo da tenso de
alimentao prximo de zero (V
in
(t)0) e prximo ao
valor de pico (V
in
(t)V
in(p)
), para a operao nominal.
De acordo com a figura 13, nota-se que os interruptores S
1
e S
2
entram em conduo de forma ZCS e so bloqueados de
forma ZCS e ZVS, sendo que tais comutaes so
preservadas durante o decorrer de todo um perodo de rede
em CA, conforme esperado.
o
v
S1
i
Lr1
0
v
S2
i
Lr2
0
i
D2
i
D1
0
0
i
Lr1
: 5A/div; 2s/div
v
S1
: 200V/div; 2s/div
V
in
(t) 0
(a) interruptor principal
i
Lr2
: 5A/div; 2s/div
v
S2
: 200V/div; 2s/div
V
in
(t) 0
(b) interruptor auxiliar
i
D1
: 5A/div; 2s/div
i
D2
: 5A/div; 2s/div
V
in
(t) 0
(c) diodos D
1
e D
2
v
S1
i
Lr1
0
v
S2
i
Lr2
0
i
D2
i
D1
0
0
i
Lr1
: 5A/div; 2s/div
v
S1
: 200V/div; 5s/div
V
in
(t) V
in(pk)
(d) interruptor principal
i
Lr2
: 5A/div; 2s/div
v
S2
: 200V/div; 5s/div
V
in
(t) V
in(pk)
(e) interruptor auxiliar
i
D1
: 5A/div; 2s/div
i
D2
: 5A/div; 5s/div
V
in
(t) V
in(pk)
(f) diodos D
1
e D
2
Figura 13 Formas de ondas de tenso e corrente atravs dos dispositivos semicondutores, para operao em condies nominais.
Ainda na figura 13, observa-se que os diodos D
1
e D
2
no
apresentam conduo simultnea de corrente, caracterizando
a reduo das perdas em conduo associadas a D
1
, em
relao s outras verses da clula de comutao ZCS-PWM.
Em funo de todos estes fatos, o rendimento da estrutura
deve resultar bastante elevado.
A figura 14 mostra uma comparao entre valores de
rendimentos medidos para prottipos de pr-reguladores
Boost empregando trs diferentes clulas de comutao, a
saber: clula hard (Fig. 2), primeira variao da clula
ZCS-PWM [15] e verso atual da clula ZCS-PWM [19].
Todos os prottipos foram implementados de acordo com os
dados das Tabelas II e III e os intrumentos utilizados para a
obteno das medidas foram voltmetros e ampermetros
Yokogawa, classe 0,5%.
Com base nos resultados da figura 14, possvel notar a
elevao no rendimento do pr-regulador Boost, em funo
da utilizao da clula ZCS-PWM sem a conexo srie entre
os diodos D
1
e D
2
. Tendo em vista que a energia destinada
ressonncia constante nas clulas ZCS-PWM analisadas,
%
P
o
[W]
Clula "Hard"
Primeira Variao da Clula ZCS-PWM (diodos em srie)
Clula Atual ZCS-PWM
600 700 800 900 1000 1100 1200 1300
90
91
92
93
94
95
96
97
500
(Clula Fig. 8)
(Clula Fig. 5)
(Clula Fig. 2)
Figura 14 Comparao entre valores de rendimento medidos.
o rendimento dos pr-reguladores que empregam tais clulas
tende a diminuir, conforme a carga conectada sada
tambm diminui, diferentemente do pr-regulador com clula
hard, onde a reduo dos esforos de corrente e a
conseqente reduo das perdas em conduo levam a um
aumento do rendimento, quando do processamento de
menores cargas.
V. CONCLUSES
Este artigo apresentou um resumo sobre a evoluo de
uma clula de comutao ZCS-PWM aplicada a estgios
retificadores Boost de elevado fator de potncia.
As principais caractersticas de cada uma das clulas so
apresentadas e discutidas, provendo informaes suficientes
para uma comparao detalhada entre as estruturas propostas.
A clula ZCS-PWM original apresenta como limitao o
fato de no permitir o isolamento das estruturas Buck-Boost,
Sepic e Zeta atravs de seus indutores de acumulao, alm
de possuir uma etapa de funcionamento em que a corrente da
fonte de alimentao flui para a carga atravs de dois diodos
conectados em srie. A proposio das verses subseqentes
da clula ZCS-PWM possibilitou, gradativamente, a
eliminao das desvantagens apontadas na clula original,
mantendo-se todas as caractersticas de comutaes no-
dissipativas nos dispositivos semicondutores utilizados.
Um prottipo do retificador Boost empregando a ltima
verso da clula ZCS-PWM foi implementado para a
verificao da anlise desenvolvida. A partir dos resultados
obtidos, conclui-se que a estrutura proposta opera conforme
esperado, propiciando comutaes suaves em todos os
o
dispositivos semicondutores, alm da eliminao da conexo
srie dos diodos D
1
e D
2
.
A tcnica de controle por valores mdios de corrente de
entrada empregada com sucesso no estgio retificador
Boost ZCS-PWM projetado, fornecendo reduzida TDH e
defasagem angular desprezvel na corrente de entrada, em
relao tenso de alimentao em CA, resultando em fator
de potncia praticamente unitrio.
A respeito do rendimento da estrutura, o resultado obtido
para carga nominal, considerando-se os semicondutores
empregados e a instrumentao utilizada para anlise,
mostrou-se elevado.
Por fim, a obteno de elevado rendimento e fator de
potncia praticamente unitrio denota o excelente
aproveitamento da energia drenada da rede de alimentao
em CA, em funo do emprego da estrutura proposta.
AGRADECIMENTOS
Os autores agradecem FAPESP pelo apoio concedido ao
desenvolvimento deste trabalho.
[1] M. J. Korcher e R. L. Steigerwald, An AC-to-DC
Converter with High Quality Input Waveforms, Anais
do IEEE PESC, 1982, pp. 63-75.
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Correction for Switching Power Supplies, IEEE
Transactions on Power Electronics, Outubro, 1987,
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Phase Power Conditioning, Anais do IEEE PESC,
1987, pp. 516-524.
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Simple High-Power-Factor Rectifier based on the
Flyback Converter, Anais do IEEE APEC, 1990, pp.
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UC3854, Application Note U125, Unitrode
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Rectifier using a Novel Soft-Switched Boost-Based
Input Current Shaper, Anais do IEEE INTELEC,
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Transition PWM Converters, Anais do IEEE PESC,
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Experimental Results of ZCS-PWM Boost Converters,
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Losses among Six Different Topologies for a 1.6kW
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[13] C. M. O. Stein, J. R. Pinheiro, H. L. Hey, Application
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Interleaved Boost Converters operating in Critical
Conduction Mode, Anais do IEEE APEC, 2000, CD-
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Power Factor Pre-regulator (PFP) with Reduced
Conduction Losses Anais do IEEE APEC, 2002, CD-
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Zero-Current-Switching PWM Converters and a Novel
HPF-ZCS-PWM Boost Rectifier, Anais do IEEE
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Novel High-Power-Factor ZCS-PWM Preregulators,
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[17] F. T. Wakabayashi e C. A. Canesin, Novel High-
Power-Factor Isolated Electronic Ballast for Multiple
Tubular Fluorescent Lamps, Anais do IEEE IAS
Annual Meeting, 2001, CD-ROM.
[18] F. T. Wakabayashi e C. A. Canesin, Novo Reator
Eletrnico com Elevado Fator de Potncia para
Mltiplas Lmpadas Fluorescentes Tubulares, Revista
Eletrnica de Potncia, vol. 6, n
o
1, 2001, pp. 16-24.
[19] F. T. Wakabayashi e C. A. Canesin, A High
Efficiency HPF-ZCS-PWM Sepic for Electronic
Ballast with Multiple Tubular Fluorescent Lamps,
Anais do IEEE APEC, 2002, pp. 924- 930.
DADOS BIOGRFICOS
Fabio Toshiaki Wakabayashi, nascido em Jales (SP), em
Julho de 1974, engenheiro eletricista (1996) e mestre em
Engenharia Eltrica (1998), formado na Universidade
Estadual Paulista Faculdade de Engenharia de Ilha Solteira
(UNESP-FEIS, Ilha Solteira (SP)), onde atualmente
desenvolve o doutorado em Eletrnica de Potncia. Suas
reas de interesse abrangem tcnicas de comutao no-
dissipativa, fontes de alimentao chaveadas, qualidade de
energia eltrica e reatores eletrnicos para iluminao.
Carlos Alberto Canesin, nascido em Lavnia (SP), em 1961,
engenheiro eletricista (1984) pela Universidade Estadual
Paulista Faculdade de Engenharia de Ilha Solteira
(UNESP-FEIS, Ilha Solteira (SP)), mestre (1990) e doutor
(1996) em Engenharia Eltrica pela Universidade Federal de
Santa Catarina Instituto de Eletrnica de Potncia (UFSC-
INEP), Florianpolis (SC). Atualmente professor adjunto
efetivo do Departamento de Engenharia Eltrica (DEE) da
UNESP-FEIS. Suas reas de interesse incluem tcnicas de
comutao no-dissipativa, conversores CC/CC, fontes de
alimentao chaveadas, reatores para iluminao e tcnicas
de correo do fator de potncia.
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002. 79
NORMAS PARA PUBLICAO DE TRABALHOS NA REVISTA
ELETRNICA DE POTNCIA
Fulano de Tal
1
e-mail: fulano@detal.br
Universidade de Tal
C.P. 000
CEP 00000-000 Cidade de Tal - XX
Brasil

1
Nota de rodap na pgina inicial poder ser utilizada apenas pelo editor
para indicar o andamento do processo de reviso.
Resumo - O objetivo deste documento instruir os
autores sobre a preparao dos trabalhos para
publicao na revista Eletrnica de Potncia. Solicita-se
aos autores que utilizem estas normas quando da
elaborao da verso final de seus trabalhos. Sugestes
so bem vindas e devem ser enviadas ao editor.
Informaes adicionais sobre procedimentos e normas
podem ser obtidas tambm diretamente com o editor.
Este texto foi redigido segundo as normas nele contidas.
Abstract The objective of this document is to instruct
the authors about the preparation of the paper for its
publication on the Eletrnica de Potncia journal. The
authors should use these guidelines for preparing the
final version of their article. Suggestions are welcome and
can be sent to the editor. Additional information about
procedures and guidelines can be obtained directly with
the editor. This text was written according to these
guidelines.
NOMENCLATURA
p Nmero de par de plos.
v
qd
Componentes da tenso de estator.
i
qd
Componentes da corrente de estator.
I. INTRODUO
No processo inicial de submisso, os autores devem
enviar ao editor quatro cpias do trabalho. O texto deve ser
escrito em portugus, e preferencialmente digitado em duas
colunas por pgina, de acordo com as prescries desta
norma. No caso de autores estrangeiros, sero aceitos
trabalhos em ingls ou espanhol. Os textos submetidos em
portugus e espanhol devem conter tambm o abstract.
Caso seja pertinente, deve ser includa imediatamente
aps o resumo uma nomenclatura das variveis utilizadas no
texto. Este item no deve levar numerao de referncia,
assim como os itens agradecimentos, referncias
bibliogrficas e dados biogrficos.
Os autores que forem notificados da aceitao de seu
trabalho, devem enviar para o editor, dentro de um prazo
mximo de 40 dias, o seguinte material:
1) Uma cpia do trabalho original que foi submetido
revista e uma cpia do trabalho revisado onde devem ter
sido includas as revises indicadas pelos revisores.
Obrigatoriamente, a cpia do trabalho revisado dever
obedecer s presentes normas.
2) Caso o trabalho, ou parte dele, j tenha sido
apresentado e publicado em alguma revista ou
conferncia, nacional ou internacional, deve ser enviado
ao editor da revista uma declarao dos autores com estas
informaes (quando e onde). Caso o trabalho nunca
tenha sido publicado na sua totalidade, deve ser enviada
ao editor da revista uma declarao com tal informao.
3) Nome do autor que assumir a responsabilidade de
receber (e enviar) informaes do (para o) editor da
revista.
4) Endereo completo do autor correspondente, incluindo
fax, telefone e e-mail (se houver). Caso o autor
correspondente troque de endereo, antes do trabalho ter
sido publicado na revista, o editor deve ser comunicado o
mais rpido possvel.
Toda troca de correspondncia entre o autor e o editor da
revista, deve incluir o nome do trabalho e o cdigo de
referncia.
Por segurana, o autor correspondente deve manter sob
seus cuidados uma cpia dos manuscritos, revises,
correspondncias e materiais que permitam refazer o
trabalho em caso de extravio. Aps o manuscrito revisado
estar pronto para ser enviado revista, o autor
correspondente deve manter em seu poder, uma cpia de
excelente qualidade do mesmo.
A. Apresentao do Texto
Apenas excepcionalmente sero aceitos trabalhos com o
ultrapassando 8 (oito) pginas. Isto poder ocorrer, a critrio
do editor, caso o trabalho tenha um carter tutorial.
Deve-se usar, obrigatoriamente, as unidades do Sistema
Internacional (SI ou MKS).
Cabe ao(s) autor(es) do trabalho a preparao dos
originais e, posteriormente, seu envio ao editor, de acordo
com estas normas. Os trabalhos que estiverem fora dos
padres estabelecidos sero devolvidos aos autores para as
devidas correes. A comisso Editorial no assumir
qualquer responsabilidade quanto a correes, e possveis
erros da reproduo dos originais para publicao.
B. Edio do Texto
A editorao dos trabalhos deve ser feita em folhas com
formato A4 (297 mm x 210 mm) que apresentem uma
80 Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002.
qualidade adequada para reproduo. Deve-se utilizar
impresso a laser ou de qualidade equivalente. A numerao
das pginas dever ser feita a lpis na margem inferior do
verso das folhas.
O espaamento entre linhas deve ser simples, e a cada
ttulo ou subttulo, deve-se deixar uma linha em branco.
Como processador de texto, estimula-se o uso do
processador Word for Windows.
1) Tamanho das letras utilizadas no trabalho: Os
tamanhos das letras especificadas nesta norma, seguem o
padro do processador Word for Windows e o tipo de letra
utilizado Times New Roman. A Tabela I mostra os
tamanhos padres de letras utilizadas nas diversas sees do
trabalho.
TABELA I
Tamanhos e Tipos de Letras Utilizadas no Texto
Estilo
Tamanho
(pontos)
Normal Cheia Itlica
8 texto de tabelas
9 legendas de figuras
10 instituio dos
autores, texto em
geral.
texto do resumo
ttulos de tabelas
ttulo do resumo e
subttulos
12 nomes dos autores
14 ttulo do trabalho
2) Formatao das pginas: Na formatao das pginas,
as margens superior e inferior devero ser fixadas em 25
mm, a margem esquerda em 18 mm e a margem direita em
12 mm. As colunas de textos devero apresentar uma largura
igual a 87 mm e um espaamento entre si de 6 mm. A
tabulao a ser utilizada na primeira linha dos pargrafos
dever ser fixada em 4 mm.
II. ESTILO DO TRABALHO
A. Organizao Geral
Os trabalhos a serem publicados na revista devem conter 8
partes principais, a saber: 1) Ttulo; 2) Autores e Instituies
de origem; 3) Resumo e Abstract; 4) Introduo; 5) Corpo do
trabalho; 6) Concluses; 7) Referncias Bibliogrficas; 8)
Dados Biogrficos. Esta ordem deve ser respeitada, a menos
que os autores usem alguns itens adicionais, a saber: 9)
Nomenclatura; 10) Apndices; 11) Agradecimentos.
Como regra geral, as concluses devem vir logo aps o
corpo do trabalho e imediatamente antes das referncias
bibliogrficas. A seguir sero feitos alguns comentrios
sobre cada um dos itens acima mencionados.
1) Ttulo - O ttulo do trabalho deve ser o mais sucinto
possvel, indicando claramente o assunto de que se trata.
Deve estar centrado no topo da primeira pgina, sendo
impresso em negrito, tamanho 14 pontos, com todas as letras
em maisculo.
2) Autores e Instituies de Origem - Abaixo do ttulo do
trabalho, tambm centrados na pgina, devem ser informados
os nomes dos autores e da(s) instituio(es) a que
pertencem. Podero ser abreviados os nomes e sobrenomes
intermedirios e escritos na sua forma completa o primeiro
nome e o ltimo sobrenome (letras do tipo 12 pontos).
Imediatamente abaixo do nome dos autores, informar as
instituies a que pertencem e os endereos completos (letras
do tipo 10 pontos).
3) Resumo - Esta parte considerada como uma das mais
importantes do trabalho. baseado nas informaes contidas
neste resumo que os trabalhos tcnicos so indexados e
armazenados em bancos de dados. Este resumo deve conter
no mximo 200 palavras de forma a indicar as idias
principais apresentadas no texto, procedimentos e resultados
obtidos. O resumo no deve ser confundido com uma
introduo do trabalho e muito menos conter abreviaes,
referncias bibliogrficas, figuras, etc. Na elaborao deste
resumo, como tambm em todo o trabalho, deve ser utilizada
a forma impessoal como, por exemplo, ... Os resultados
experimentais mostraram que ... ao invs de ...os
resultados que ns obtivemos mostraram que....
A palavra Resumo deve ser grafada em estilo itlico e em
negrito. J o texto deste Resumo ser em estilo normal e em
negrito.
4) Nomenclatura - A nomenclatura consiste na definio
das grandezas e smbolos utilizados ao longo do trabalho.
No obrigatria a sua incluso e este item no numerado
como subttulo. Caso os autores optem por no incluir este
item, as definies das grandezas e smbolos utilizados
devem ser includas ao longo do texto, logo aps o seu
aparecimento. No incio destas normas apresentado um
exemplo para este item.
5) Introduo - A introduo deve preparar o leitor para o
trabalho propriamente dito, dando uma viso histrica do
assunto, e servir como um guia a respeito de como o trabalho
est organizado, enfatizando quais so as reais contribuies
do mesmo em relao aos j apresentados na literatura. A
introduo no deve ser uma repetio do Resumo, e deve
ser a primeira seo do trabalho a ser numerada como
subttulo.
6) Corpo do Trabalho - Os autores devem organizar o
corpo do trabalho em diversas sees, as quais devem conter
de forma clara, as informaes a respeito do trabalho
desenvolvido, facilitando a compreenso do mesmo por parte
dos leitores.
7) Concluses - As concluses devem ser as mais claras
possveis, informando aos leitores sobre a importncia do
trabalho dentro do contexto em que se situa. As vantagens e
desvantagens deste trabalho em relao aos j existentes na
literatura devem ser comentadas, assim como os resultados
obtidos, as possveis aplicaes prticas e recomendaes de
trabalhos futuros.
8) Agradecimentos - Os agradecimentos a eventuais
colaboradores no recebem numerao e devem ser
colocadas no texto, antes das referncias bibliogrficas. No
final deste trabalho mostrado um exemplo de como podem
Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002. 81
ser feitos estes agradecimentos.
9) Referncias Bibliogrficas - As citaes das referncias
bibliogrficas ao longo do texto, devem aparecer entre
colchetes, antes da pontuao das sentenas nas quais
estiverem inseridas. Devem ser utilizados somente os
nmeros das referncias bibliogrficas, evitando-se uso de
citaes do tipo ...conforme referncia [2]....
Os trabalhos que foram aceitos para publicao, porm
ainda no foram publicados, devem ser colocados nas
referncias bibliogrficas, com a citao no Prelo.
Os artigos de peridicos e anais devem ser includos
iniciando-se pelos nomes dos autores (iniciais seguidas do
ltimo sobrenome), seguido do ttulo do trabalho, onde foi
publicado (em itlico), nmero do volume, pginas, ms e
ano da publicao.
No caso de livros, aps os autores (iniciais seguidas do
ltimo sobrenome), o ttulo deve ser em itlico , seguido da
editora, da edio e do local e ano de publicao.
No final destas normas, mostrado um exemplo de como
devem ser as referncias bibliogrficas.
10) Dados Biogrficos - Os dados biogrficos dos autores,
devero estar na mesma ordem de autores colocados no
incio do trabalho, e devero conter basicamente os seguintes
dados:
y Nome Completo (em negrito e sublinhado);
y Local e ano de nascimento;
y Local e ano de Graduao e Ps-Graduao;
y Experincia Profissional (Instituies e empresas em
que j trabalhou, nmero de patentes obtidas, reas de
atuao, atividades cientficas relevantes, sociedades
cientficas a que pertencem, etc.).
Na ltima pgina do artigo os autores devem distribuir o
contedo uniformemente, utilizando-se ambas as colunas, de
tal forma que estejam paralelas quanto ao fechamento das
mesmas.
B. Organizao das Sees do Trabalho
A organizao do trabalho em ttulos e subttulos, serve
para dividi-lo em sees, que ajudam o leitor a encontrar
determinados assuntos de interesse dentro do trabalho.
Tambm auxiliam os autores a desenvolverem de forma
ordenada seu trabalho. Os ttulos devem ser organizados em
sees primrias , secundrias e tercirias.
As sees primrias so os ttulos de sees propriamente
ditos. So grafados em letras maisculas no centro da coluna,
separadas por uma linha em branco anterior e uma posterior,
e utilizam numerao romana e seqencial.
As sees secundrias so os subttulos das sees. Apenas
a primeira letra das palavras que a compe, so grafadas em
letra maiscula, na margem esquerda da coluna sendo
separada do resto texto por uma linha em branco anterior. A
designao das sees secundrias feita com letras
maisculas, seguidas de um ponto. Utilizam grafia em
itlico.
As sees tercirias so subdivises das sees
secundrias. Apenas a primeira letra da primeira palavra que
a compe grafada em letra maiscula, seguindo o
espaamento dos pargrafos. A designao das sees
tercirias feita com algarismos arbicos, seguidos de um
parntese. Utilizam grafia em itlico.
III. OUTRAS NORMAS
A. Figuras e Tabelas
As tabelas e figuras (desenhos ou reprodues
fotogrficas) devem ser intercaladas no texto logo aps
serem citadas pela primeira vez, desde que caibam dentro
dos limites da coluna; caso necessrio, utilizar toda a rea
til da pgina. A legenda deve ser situada acima da tabela,
enquanto que na figura deve ser colocado abaixo da mesma.
As tabelas devem possuir ttulos e so designadas pela
palavra Tabela, sendo numeradas em algarismos romanos,
seqencialmente.
J as figuras no necessitam de ttulo e so designadas
pela palavra Figura, numeradas em algarismos arbicos,
seqencialmente. A designao das partes de uma figura,
feita pelo acrscimo de letras minsculas ao nmero da
figura, separadas por ponto, comeando pela letra a, como
por exemplo, Figura 1.a.
Com o intuito de facilitar a compreenso das figuras, a
definio dos eixos das mesmas deve ser feita utilizando-se
palavras e no letras, exceto no caso de formas de onda e
planos de fase. As unidades devem ser expressas entre
parnteses. Por exemplo, utilize a denominao
Magnetizao (A/m), ao invs de M (A/m).
As figuras e tabelas devem ser posicionadas no incio ou
no final das colunas, evitando-as no meio das colunas.
Devem ser evitadas tabelas e figuras, cujas dimenses
ultrapassem as dimenses das colunas.
B. Abreviaes e Siglas
As abreviaes a serem utilizadas no texto, devem ser
definidas na primeira vez em que aparecerem, como por
exemplo, ... Modulao por Largura de Pulso (PWM)....
C. Equaes
A numerao das equaes deve ser colocada entre
parnteses, na margem direita, como no exemplo abaixo. As
equaes devem ser editadas de forma compacta, e devem
estar centralizadas na coluna. Caso no seja usada no incio
do texto uma nomenclatura, as grandezas devem ser
definidas logo aps as equaes em que so indicadas.
Z
V
.
2
3
I I
i
o L
+ = (1)
Onde:
I
L
- Corrente de pico no indutor ressonante.
I
o

- Corrente de carga.
V
i
- Tenso de alimentao.
Z - Impedncia caracterstica do circuito ressonante.
AGRADECIMENTOS
Os autores agradecem a Fulano de Tal, pela colaborao
neste trabalho. Este projeto foi financiado pelo CNPq
(processo xxyyzz).
82 Eletrnica de Potncia Vol. 7, n 1, Novembro de 2002.
[1] C.T. Rim, D.Y. Hu, G.H. Cho, Transformers as
Equivalent Circuits for Switches: General Proof and D-
Q Transformation-Based Analysis, IEEE Transactions
on Industry Applications, vol. 26, no. 4, pp. 832-840,
July/August 1990.
[2] N. Mohan, T. M. Undeland, W. P. Robbins, Power
Electronics: converters, applications, and design, John
Wiley & Sons, 2
a
Edio, Nova Iorque, 1995.
DADOS BIOGRFICOS
Fulano de Tal, nascido em 30/02/1960 em Talpoli
engenheiro eletricista (1983), mestre (1985) e doutor em
Engenharia Eltrica (1990) pela Universidade de Tallin. De
1990 a 1995 foi coordenador do Laboratrio de Tal.
Atualmente professor titular da Universidade de Tal. Suas
reas de interesse so: eletrnica de potncia, qualidade do
processamento da energia eltrica, sistemas de controle
eletrnicos e acionamentos de mquinas eltricas.

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Eletrnica de Potncia Vol.

Fig. 26 Curva de rendimento do retificador em funo da potncia

0 0.5 1 1.5 2 2.5 3 3.5 4

The legend of the experimental results (

) does not show the real

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