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1.1.1 Minimizzazione manuale
Figura 1.6: Secondo passo della procedura di copertura
Figura 1.7: Terzo passo della procedura di copertura
Figura 1.8: Quarto passo della procedura di copertura
1.1.2 Stima della minimizzazione ottima
1.2 Implementazione VHDL
Algoritmo 1.1 Descrizione generale in VHDL del Contatore
1.3 Visualizzazione dei risultati sulla board
1.4 Contatore con registri
Elaborato Flip Flop RS
2.1 Specifiche
2.2 Flip Flop RS realizzato con porte Nor
Tabella 2.1: Tabella delle transazioni
Tabella 2.2: Tabella degli stati
2.2.1 Implementazione VHDL
Algoritmo 2.1 Codice VHDL del FlipFlopRS con porte NOR
Algoritmo 2.2 Codice VHDL del test bench del FlipFlopRS con porte NOR
Algoritmo 2.3 Codice VHDL del test bench del FlipFlopRS con porte NOR
2.2.2 Simulazione
2.3 Flip Flop RS realizzato con porte Nand
Figura 2.5: Schema circuitale e tabella di verità
Tabella 2.3: Tabella delle transazioni
Tabella 2.4: Tabella degli stati
2.3.1 Implementazione VHDL
Algoritmo 2.4 Codice VHDL del FlipFlopRS con porte NOR
Algoritmo 2.5 Codice VHDL del test bench del FlipFlopRS con porte NAND
Algoritmo 2.6 Codice VHDL del test bench del FlipFlopRS con porte NAND
2.3.2 Simulazione
3.1 Specifica
3.2 Implementazione
Algorithm 3.1 Vhdl flipflopD senza filo di retroazione
Algorithm 3.2 Vhdl flipflopD senza filo di retroazione
Algorithm 3.3 Vhdl flipflopD senza filo di retroazione
3.3 Simulazione
Semaforo
4.1 Specifica del dispositivo di controllo semafo-
4.2 Progettazione del dispositivo
4.2.1 Contatore
Algoritmo 4.2 Vhdl del test-bench del contatore_auto
Algoritmo 4.3 Vhdl del test-bench del contatore_auto
4.2.2 Valutatore
Algoritmo 4.4 Codice VHDL Valutatore traffico
4.2.3 Analizzatore
Algoritmo 4.5 Codice Vhdl dell’analizzatore
4.2.4 Clock
4.2.5 Generatore
Figura 4.11: Simulazione Generatore impulsivo
Algoritmo 4.7 Codice VHDL Geratore di impulsi
Algoritmo 4.8 Codice VHDL Geratore di impulsi
4.2.6 Temporizzatore
Figura 4.12: Schema circuitale tempificatore
Figura 4.13: Schema circuitale registro parallelo-parallelo
Algoritmo 4.14 Vhdl del sommatore iterativo
4.2.7 Decisore
Figura 4.15: Diagramma degli stati del decisore
Tabella 4.1: Tabella degli stati
4.2.8 Esecutore
4.3 Implementazione Semaforo
4.4 Simulazione Semaforo
Aritmetich Logic Unit
5.1 Struttura
5.1.1 Addizionatore/Sottrattore
5.1.2 Moltiplicatore
Algorithm 5.3 Algoritmo di Robertson
Algorithm 5.9 Codice VHDL per la visualizzazione del risultato
Algorithm 5.10 Codice VHDL del Multiplexer
Algorithm 5.11 Codice VHDL della Macchina a Stati Finiti
Algorithm 5.12 Codice VHDL della Macchina a Stati Finiti
5.1.3 Divisore
Figura 5.8: Schema algoritmo divisione non restoring
5.1.3.1 Registro A
5.1.3.2 Registro Q
5.1.3.3 Registro M
5.1.3.4 Contatore
5.1.3.5 Complementatori
5.1.3.6 Control Unit
5.2 Implementazione
5.2.1 Parte di Controllo
5.2.2 Parte Operativa
Algoritmo 5.28 Vhdl visualizzatore Operandi
5.3 Simulazione
6.1 Funzionamento
6.2 UART Digilent RS232
6.3 Architettura
6.4 Implementazione
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tesina

tesina

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