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LES MEMOIRES
5.1.1 Classification
Les mmoires semi-conducteurs sont classes dans deux grandes catgories :
5 1. 1. 1 Mmoires mortes
Ce sont des circuits qui conservent l'information mmorise mme en l'absence de tension d'alimentation, ce qui leur vaut l'appellation de mmoire non volatile . La dnomination la plus employe est mmoire ROM ( Memory) , mmoire lecture seule. Read Only
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brve, de la tension d'alimentation provoque la perte des informations mmorises. On appelle aussi ce type de mmoires des mmoires volatiles . La dnomination mmoire RAM ( Random Access Memory), mmoire accs alatoire, est la plus utilise pour ce type de circuit. Elle dsigne des mmoires o l'adresse et la nature de l'accs (lecture ou criture) peuvent tre quelconques tout moment.
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FIG. 5.1
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FIG. 5.2
Notion d adressage.
Les bits d'adresse A0 A3 servent commander 4 multiplexeurs 16 vers 1 pour la slection des donnes vers les sorties D0 D3.
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FIG. 5.3
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FIG. 5.4
Si on veut augmenter la capacit mmoire, on utilise cette fois une autre type d'association. Par exemple, si l'on veut raliser une mmoire de 64 mots de 4 bits avec les mmes botiers, l'association doit tre comme sur la FIG. 5.5. botier 0 botier 1 botier 2 botier 3 adresses adresses adresses adresses de 0 15, valides par CS0, de 16 3 1, valides par CS1, de 32 47, valides par CS2, de 48 63, valides par CS3.
Comme prcdemment, les bits dadresses A0 et A3, directement relis aux botiers mmoire, slectionneront un mot de 4 bits parmi 16; et les bits dadresses A4 et A5, laide du dmultiplexeur, slectionneront le botier parmi 4 autoris
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dlivrer le mot de 4 bits qui sera finalement disponible en sortie sur les bits D0 D3.
FIG. 5.5
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FIG. 5.6
Systme P .
Le montage le plus simple consiste utiliser le fil A15 pour effectuer la slection ROM-RAM. Si A15 = 0, CS RAM = 1 RAM slectionne
FIG. 5.7
Dcodage partiel.
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RAM : de 0000h 7FFFh ROM: de 8000h FFFFh Ce type de dcodage, dit partiel, est trs simple mais bien imparfait puisque les deux botiers de capacit de 1 kO occupent chacun un espace mmoire de 32 kO. La donne prsent l'adresse 0000 sera la mme que celle de l'adresse 0400h OU 0800h... On a donc deux blocs de 1 kO qui sont (ou semblent tre) recopis 32 fois chacun dans l'espace mmoire adressable par le microprocesseur.
FIG. 5.8
Dcodage total.
Ce schma prsente des limitations qui peuvent se transformer en contraintes dans un systme informatique appel voluer. En effet, l'adresse de la mmoire est fige par le cblage des portes et ne peut tre modifie sur une ralisation base de circuit imprim.
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FIG. 5.9
Dcodage programmable.
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FIG. 5.10
Slection linaire.
Dans le cas d'une RAM le principe sera rigoureusement identique, le bus de donnes interne tant bidirectionnel pour autoriser l'criture et la lecture.
FIG. 5.11
On obtient ainsi un seul bit d'information en sortie. Pour obtenir des mots binaires, il faut utiliser plusieurs plans mmoires.
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FIG. 5.12
P lans mmoires.
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En appelant t0, t1, ... t15, les sorties du dcodeur d'adresse, on obtient les expressions logiques des donnes : D0 = t0 + tl + t2 + t3 + t5 + t6 + t7 + t8 + t9 + t10 + t12 + t14 + t15 D1 = t0 + tl + t2 + t3 + t4 + t7 + t8 + t9 + t10 + tl3
D6 = t2 + t3 + t4 + t5 + t6 + t8 + t9 + t10 + t11 + t13 + t14 + t15 D7 = Si on dcide que les sorties du dcodeur doivent tre actives au niveau haut, le fondeur peut tablir le masque d'un ensemble d'oprateurs OU diodes. Le schma lectrique d'un tel dcodeur est reprsent sur la FIG. 5.13.
FIG. 5.13
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Une autre solution pour la ralisation de ce type de mmoire consiste employer des transistors MOS la place des diodes. On pourrait se contenter de relier les lignes et les colonnes l o c'est ncessaire, comme on l'a fait avec les diodes. Cependant, pour des raisons d'optimisation des cots et de facilit de conception, on prfre implanter un transistor MOS chaque intersection de ligne et de colonne, et fixer l'tat passant ou bloqu par construction. Il suffit pour cela de disposer sous la Grille du MOS une paisseur d'oxyde normale pour obtenir un MOS passant et une paisseur d'oxyde paisse pour obtenir un MOS toujours bloqu, la couche doxyde paisse rendant impossible le dblocage du transistor.
FIG. 5.14
Il suffit donc de changer le masque lors de l'oxydation pour modifier le codage ralis par cette matrice de transistors MOS. Pour cette raison, les ROM de ce type sont appeles ROM masque. Par convention, on peut choisir de reprsenter dans un cadre en pointills un transistor MOS avec une couche d'oxyde paisse, donc dans l'tat bloqu quelle que soit la valeur de la tension applique sur sa Grille par la sortie du dcodeur. Il est aussi possible d'utiliser des transistors bipolaires au lieu de transistors MOS et c'est en gnral ce qui est prfr l'emploi de diodes en technologie bipolaire.
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En fait on utilise aussi d'autres types de cellules mmoires avec ce schma, ce qui conduit la ralisation des PROM et REPROM.
FIG. 5.15
ROM masque.
FIG. 5.16
P ROM fusible.
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FIG. 5.17
Fusible jonction.
Pour programmer le point, on envoie une impulsion de tension qui va dtruire une des deux jonctions. La chaleur dgage lors de la destruction fait fondre l'aluminium de la mtallisation qui va se rpandre et tablir dfinitivement la liaison entre la ligne et la colonne.
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FIG. 5.18
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FIG. 5.19
5.3.1.1 Lecture
Le dcodeur dadresses ayant valid la ligne correspondant l'adresse dsire, le contenu de la cellule est transfr sur les lignes de donnes par l'intermdiaire des deux transistors dbloqus par le dcodeur d'adresses.
5.3.1.2 criture
Le dcodeur d'adresses ayant valid la ligne correspondant l'adresse dsire et la donne tant prsente sur les fils de donnes, cette dernire vient bloquer / dbloquer les transistors de la bascule lmentaire. Puis le dcodeur dadresse bloque les deux transistors d'accs la bascule lmentaire, isolant celle ci qui maintient donc l'information prcdemment crite.
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5.3.2.1 Fonctionnement
FIG. 5.20
Lors de l'tude du transistor MOS (voir 1.3.1 J-FET et MOS-FET, page 10) , nous avons pu voir que la prsence de la silice (isolant) entre la Grille et le canal impliquait le comportement capacitif de l'entre. Cette capacit parasite a pour valeur -12 quelques pico Farads (pico = 10 ). D'autre part, la Grille tant isole du canal, l'entre G est assimilable une trs grande impdance de l'ordre de plusieurs giga Ohms (giga = 109). La constante de cet ensemble rsistance capacit est donc de l'ordre de la milliseconde.
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Dans les RAM dynamiques on utilise ce phnomne parasite , la mmorisation d'un bit consistant en la charge de la capacit de Grille d'un transistor MOS. Compte tenu de la constante de temps du circuit, la mmorisation ne sera effective que pendant 10-2 seconde. On voit donc que si l'on ne veut pas perdre l'information, il faut priodiquement recharger la capacit tous les 2 8 ms suivant les botiers utiliss. Cette opration s'appelle le rafrachissement ( Refresh).
Il faut envoyer, toutes les 2 ms au plus, une impulsion de tension aux condensateurs qui sont chargs (dans l'tat 1) pour que la tension leurs bornes reste en permanence dans la zone du niveau 1 logique. Si par mgarde on oublie, ne serait-ce quune fois de rafrachir la mmoire, celleci perd son information, mme sans coupure de l'alimentation. Dans la pratique, ces mmoires ne sont pas directement relies aux bus du microprocesseur mais interfaces par des circuits spcifiques chargs de la gestion des accs et du rafrachissement. En effet, tant de grande capacit, elles ncessitent de nombreux fils d'adresses; mais pour ne pas augmenter la taille des botiers, les constructeurs multiplexent les adresses en deux sous groupes : les adresses de lignes et les adresses de colonnes ; notions trangres aux microprocesseurs et donc dvolues des circuits ddis. Le dispositif dsirant lire ou crire un bit positionne les bits dadresses relatifs lire ou crire. Le gestionnaire de la RAM dynamique transforme ces bits dadresses initiaux en deux sries de bits dadresses, les adresses lignes et les adresses colonnes . Le gestionnaire prsente en entre de la RAM dynamique les adresses lignes et valide lentre RAS ( Row Address Strobe), ce qui a pour effet de mmoriser cette adresse ligne dans le botier. Il prsente ensuite en entre de la RAM dynamique les adresses colonnes et valide lentre CAS ( Column Address Strobe), ce qui a pour effet de mmoriser cette adresse colonne dans le botier.
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Le botier dcode cette adresse et prsente alors sur sa sortie Q le rsultat dune lecture ou mmorise ltat D lors dune criture.
FIG. 5.21