Universidade Federal de Santa Catarina

Departamento de Informtica e Estatstica Bacharelado em Cincias da Computao

INE 5348 Lgica Programvel semestre 2007/2

Prof. Jos Lus Gntzel guntzel@inf.ufsc.br www.inf.ufsc.br/~guntzel

Lista de Exerccios Preparatrios para a 1a Verificao Exerccio 1

Seja o circuito seqencial sncrono cujo comportamento mostrado no diagrama de estados e na tabela de sinais de sada abaixo. a) Este circuito corresponde ao modelo de Moore ou de Mealy? Justifique/comente. b) Esboce o diagrama de blocos para o circuito, levando em conta seu modelo (Mealy ou Moore). c) Monte a tabela de transio de estados para este circuito (sem considerar a codificao dos estados). d) Considerando a opo 1 para codificao de estados, encontre as equaes de estado simplificadas. Use mapas de Karnaugh. e) Considerando a opo 1 para codificao de estados, encontre a equao de sada simplificada. Use mapa de Karnaugh. f) Considerando a opo 2 para codificao de estados, encontre as equaes de estado simplificadas. Use mapas de Karnaugh. g) Considerando a opo 2 para codificao de estados, encontre a equao de sada simplificada. Use mapa de Karnaugh. h) Compare o custo de implementao das equaes obtidas a partir das duas opes de codificao de estados. Comente estes resultados obtidos. Codificaes de estados:
Ack

S0
Ack

DadoPrt

estado S0 S1 S2 S3 Sinais de sada:

opo 1 00 01 10 11

opo 2 00 01 11 10

S1
DadoPrt DadoPrt

estado S0 S1 S1 S2 S2 S3

S2
DadoPrt

S3

entrada Ack DadoPrt X X X 0 X 1 X 0 X 1 X X

sada ReqLeit 0 0 1 0 1 0

Exerccio 2 Necessita-se de um circuito seqencial sncrono capaz de identificar a seqncia de bits 100, a qual chega pela entrada bit. Alm da entrada bit, este circuito possui as entradas incio e reset (sendo esta ltima, assncrona) e a sada achou. Enquanto incio valer 0, o circuito fica em um estado de espera, o qual tambm corresponde ao estado de reset. Quando incio vale 1, a cada borda de subida do relgio, o circuito analisa o valor de bit. Quando ele detetar a seqncia 100, ele deve subir o sinal achou e, em seguida, voltar para o estado de espera. a) Projete uma verso deste circuito usando o Modelo de Moore. b) Projete uma verso deste circuito usando o Modelo de Mealy. c) Compare o custo das duas verses. Comente o comportamento de cada uma delas. Cite vantagens e desvantagens (ou limitaes). Exerccio 3 Suponha que se deseje implementar o circuito seqencial do exemplo 3 visto em aula utilizando uma memria ROM. Assumindo a codificao de estados (A=00, B=01, C=10, D=11): a) Mostre o contedo a ser gravado na memria ROM, caso a implementao faa uso de um esquema como o mostrado no diagrama de blocos abaixo. (Note que a entrada w simplemente concatenada com as variveis do estado atual.) b) Desenhe o diagrama de blocos para um esquema alternativo de implementao, na qual o registrador de estados um contador incrementador. c) Mostre o contedo a ser gravado na memria ROM para este esquema alternativo de implementao. d) Compare os custos dos dois esquemas de implementao (itens a e b anteriores), tanto no que se refere ao nmero de bits de ROM, quanto aos demais componentes (notadamente, o registrador de estados).
ROM
entradas endereo

0100110110101

Registrador de estado ck reset

n m sadas