La famille x86

Eduardo Sanchez Laboratoire de Systèmes Logiques Ecole Polytechnique Fédérale de Lausanne

Désavantages de l’architecture x86
x Très vieille architecture: basée sur le 8080 (commercialisé en 1974, 6’000 transistors et 8 registres) x Le premier 8086 fut commercialisé en 1978, conçu par deux ingénieurs en 3 semaines (29’000 transistors et 8 registres) x Seulement 8 registres pour les entiers et 8 pour les réels (et ces derniers sont organisés dans une pile). Plutôt que des registres généraux, c’est des registres spécialisés (extended accumulator) x Bus 16 bits pour les données et pour les adresses x Adressage segmenté (registres 16 bits) x Longueur variable des instructions (1-17 bytes) x “Difficile d’expliquer, impossible d’aimer”
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Processeurs d’Intel
10 M Pentium Pro Exécution désordonné Pentium Superscalar 486 Pipeline 386 Extensions 32 bits 286 Mode protégé 24 bits d’adresse

1M Nombre de transistors

100 K

10 K

8086 Premier processeur x86 8080 Registres de base 8008 8bits 4004 4 bits

1K 1971 1976 1981 1986 1991 1996 Date de commercialisation
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Processeur
4004 8008 8080 8086 8088 80286 80386 80486 Pentium Pentium Pro Pentium II

Date

MHz Transistors
2300 3500 6000 29000 29000 134000 275000 1.2M 3.1M 5.5M 7.5M

Mémoire
640 16KB 64KB 1MB 1MB 16MB 4GB 4GB 4GB 4GB 4GB

Caractéristique
Premier microprocesseur Premier micro 8 bits Premier CPU général Premier micro 16 bits Utilisé par IBM PC Protection de mémoire Premier micro 32 bits Mémoire cache interne (8K) Deux pipelines Deux niveaux de cache interne MMX

4/71 0.108 4/72 0.108 4/74 2 6/78 5-10 6/79 5-8 2/82 8-12 10/85 16-33 4/89 25-100 3/93 60-233 3/95 150-200 5/97 233-400

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Registres
80386
31

8086
15 8 7 0

EAX ECX EDX EBX ESP EBP ESI EDI EIP EFLAGS

AX CX DX BX SP BP SI DI IP FLAGS

AH CH DH BH

AL CL DL BL

Accumulator Count reg: string, loop Data reg: multiply, divide Base addr reg Stack pointer Base ptr (for base of stack reg) Index reg, string source ptr Index reg, string dest ptr Instruction ptr (PC) Condition codes

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15

0

CS SS DS ES FS GS

Code segment ptr Stack segment ptr (top of stack) Data segment ptr Extra data segment ptr Data segment ptr 2 (80386) Data segment ptr 3 (80386)

x Pour la partie virgule flottante: 8 registres à 80 bits (FPR0..FPR7) et un registre status à 16 bits (également stack pointer des 8 registres FPR)

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x Registre de flags:
11 10 9 8 7 6 4 2 0

OF DF IF TF SF ZF

AF

PF

CF

Conditions: CF carry ZF zero SF sign OF overflow AF auxiliary PF parity Bits de contrôle: DF direction IF interrupt TF trace
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Segmentation de la mémoire
x Mode réel (8086)
adresse logique segment
16 16

offset

x
20

16

+
20

adresse physique

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x Mode protégé (80286)
adresse logique segment offset

16 16

24

+
24

segmentation

adresse physique

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x Mode protégé (80386, 80486, Pentium)
segment
16 32

offset

32

+
adresse linéaire
10 32 20 10 20 10 20

segmentation

paging

32

12

adresse physique
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Types d’opérande
Source/destination registre registre registre mémoire mémoire Seconde source registre constante mémoire registre constante

x Les constantes peuvent être à 8, 16 ou 32 bits x Le registre peut être choisi parmi les 14 registres principaux (tous sauf IP et FLAGS)

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Modes d’adressage
x Absolute x Register indirect Registres en mode 16 bits: BX, SI, DI Registres en mode 32 bits: EAX, ECX, EDX, EBX, ESI, EDI x Based Registres en mode 16 bits: BP, BX, SI, DI Registres en mode 32 bits: EAX, ECX, EDX, EBX, ESI, EDI Le déplacement peut être en 8, 16 ou 32 bits (ce dernier seulement en mode 32 bits) x Indexed L’adresse est donnée par la somme de deux registres: BX+SI, BX+DI, BP+SI, BP+DI

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x Based indexed with displacement L’adresse est donnée par un déplacement plus le contenu de deux registres (les mêmes combinaisons que pour le mode indexed) x Based with scaled indexed Cet adressage existe uniquement en mode 32 bits. L’adresse est donnée par: (registre base) + 2scale(registre index) où scale peut valoir 0, 1, 2 ou 3; le registre index peut être n’importe lequel des 8 registres généraux, à l’exception de ESP; le registre base peut être n’importe lequel des 8 registre généraux x Based with scaled indexed and displacement L’adresse est donnée par la somme d’un déplacement plus l’expression du mode précédent
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x Pour tous les modes d’adressage, l’instruction devrait spécifier le registre de segment à utiliser. Afin de simplifier les instructions, les registres de segment sont choisis automatiquement, en fonction du registre d’adresse utilisé:
Q les références aux instructions (IP) utilisent CS (code segment register) Q les références à la pile (BP ou SP) utilisent SS (stack segment register) Q pour tous les autres cas, le registre segment par défaut est DS (data segment register)

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Types d’instruction
x Les opérations du 8086 se font sur des bytes ou des mots (16 bits). Le 80386 a introduit les opérations sur les double-mots (32 bits) x Les instructions sur les entiers peuvent être classées en quatre grands groupes:
Q Q Q Q transfert de données (move, push, pop) instructions arithmétiques et logiques contrôle de séquence (sauts conditionnels et inconditionnels, call, return) instructions sur les chaînes

x Les sauts peuvent se faire dans le même segment (near) ou dans un autre segment (far). Seulement les sauts inconditionnels peuvent changer de segment:
Q en mode 16 bits: deux valeurs 16 bits suivent l’opcode. L’un sera le nouveau segment (à charger dans CS) et l’autre le nouveau IP Q en mode 32 bits: on donne le nouveau IP sur 32 bits
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x Les instructions call et return sont également de type near et far. Dans le cas near, le call stocke dans la pile le IP et le segment. Il faut faire attention d’utiliser le même type de call et de return à chaque fois x Exemples d’instruction:
Q JE adr Q JMP adr Q CALL adr,seg if equal(CC) then IP ← adr IP-128 ÿ adr < IP+128 IP ← adr SP ← SP-2; M[SS:SP] ← IP+5; SP ← SP-2; M[SS:SP] ← CS; IP ← adr; CS ← seg BX ← M[DS:DI+45] SP ← SP-2; M[SS:SP] ← SI DI ← M[SS:SP]; SP ← SP+2 AX ← AX+6765 set CC flags with (DX and 42) M[ES:DI] ← M[DS:SI]; DI ← DI+1; SI ← SI+1
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Q Q Q Q Q Q

MOVW BX,[DI+45] PUSH SI POP DI ADD AX,#6765 TEST DX,#42 MOVSB

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Instructions à virgule flottante
x Les registres en virgule flottante sont organisés sous la forme d’une pile: les opérations load et store sont équivalentes à des push et des pop; les opérations sont faites sur les deux opérandes au sommet de la pile x Mais il est également possible de réaliser des opérations entre une position de mémoire et un registre FPR quelconque. Toutefois, les load et store opèrent uniquement avec le sommet de la pile x Le sommet de la pile est ST. Le I-nième registre au-dessous du sommet est ST(i) x Les donnés en mémoire peuvent être à 32 bits (single precision) ou 64 bits (extended precision). Mais, dans les registres, les données sont toujours stockées sur 80 bits

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Format des instructions
x Une instruction peut avoir de 1 jusqu’à 17 bytes:
Repeat Lock Seg. override Addr. override Size override Opcode Opcode ext. mod, reg, r/m sc, index, base Disp8 Disp16 Disp24 Disp32 Imm8 Imm16 Imm24 Imm32

Prefixes

Opcode Address specifiers

Displacement

Immediat

80386

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x Exemples:
4 4 8

JE
8

cond

displ
16

JE PC+displacement
16

CALLF
6 2 8

offset
8

segment number

CALLF

MOV
5

d/ r-m w postbyte
3

displ

MOV BX,[DI+45]

PUSH reg
4 3 1

PUSH SI
16

ADD reg w
6 2 8

constant

ADD AX,#6765

SHL
7

v/ w
1 8 8

SHL BX,1

TEST

w postbyte

immediat

TEST DX,#42

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Marché des microprocesseurs en 1997
180 160 Millions d’unités vendues 140 120 100 80 60 40 20 0
68K (79.3) PCs MIPS (44.0) Macintosh Workstations x86 (9) i960 (9) ARM (10) SuperH (23.5) SPARC (1.5) 29K (2.3) ST20 (2.3) PowerPC (3.9)

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Marché des microprocesseurs x86 en 1997
x Intel: profit record de 6.9 KM $ 80 millions de pièces vendues 15% de Pentium II ou Pro x AMD: pertes de 21 M $ x Cyrix: acheté par National pertes de 6 M $ les 6 mois avant son achat

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