1

Electronique des circuits

numriques





Ralis par le Professeur Hassan BELAHRACH















Edition 2008



2
I - COMPOSANTS ACTIFS EN REGIME IMPULSIONNEL :

I - 1 - Diode en commutation :

I - 1 - 1 - Etude statique :
Une diode jonction PN possde une caractristique statique donne sur la figure 1-a. Soit I
D

le courant qui traverse la jonction et V
D
la tension anode - cathode aux bornes de la diode
(figure 1-b).

I
D
(mA)
0
II
I
V
D
V
D0
- a - - b -
I
D
D
V
Anode
Cathode


Fig. 1 : a- Caractristique statique d'une diode jonction
b- Symbole d'une diode jonction

La caractristique statique I
D
= f(V
D
) prsente deux zones de fonctionnement :

.. Zone I : Correspond l'tat passant pour lequel I
D
> 0 et V
D
> V
D0
(V
D0
# 0.6 V pour le
silicium).

.. Zone II : Correspond l'tat bloqu dans lequel le courant est pratiquement nul (quelques
A) et V
D
< V
D0
.


I - 1 - 2 - Etude dynamique :
Le passage de l'tat passant l'tat bloqu et vice - versa n'est pas instantan. En effet,
la jonction fait l'objet d'accumulation de charges lectrique en fonction du sens de polarisation
et la disparition de ces charges provoque un retard la commutation.
Soit le montage de la figure 2, considrons une tension d'entre impulsionnelle comme le
montre la figure 2-b; l'amplitude V
1
doit tre suprieure V
D0
et V
2
est suffisante pour
bloquer la jonction.


3
- a -
V
T
t
v(t)
V2
1
R D
i
v
D
v(t)
+
-
- b -
0


Fig. 2 : a - Montage exprimental
b - Signal d'entre v(t)


a - Passage de l'tat passant l'tat bloqu :
En polarisation directe, les porteurs majoritaires d'une zone injects dans la zone
oppose, deviennent minoritaires et s'coulent par recombinaison avec les porteurs
majoritaires locaux.

Le courant i
D
est un courant d essentiellement aux porteurs majoritaires. Il y a donc un
stockage de charges au voisinage de la jonction. Si la diode est soumise brutalement une
tension ngative (V
2
), alors les charges stockes doivent retourner dans leur zone d'quilibre.
Le temps ncessaire leur vacuation s'appelle le temps de dstockage not t
S
. Le courant
inverse n'est pas nul mais prend une valeur ngative i
D0
(fig.3-a). Une fois v
D
devient ngative
(fig.3-b), la constitution de la zone de dpltion est analogue la dcharge exponentielle d'une
capacit de jonction. La dure de la constitution (annulation de i
D
) s'appelle le temps de
recouvrement inverse et se note t
off
.

b - Passage de l'tat bloqu l'tat passant :
Si la diode est soumise brutalement une tension positive (V
1
), le courant crot
exponentiellement. La diode se comporte comme une rsistance faible en parallle avec une
capacit de diffusion. L'tude dtaille d'une jonction PN montre que la charge accumule en
polarisation inverse est nettement plus faible que celle stocke pendant la conduction directe.
Par consquent le temps ncessaire pour vacuer ces charges appel temps de recouvrement
direct et not t
on
, ce dernier est trs faible devant t
off
(figure 3-b).
4


Fig. 3 : a - Variation du courant en fonction du temps
b - Variation de la chute de tension aux bornes de la diode

I - 2 - Transistor bipolaire en commutation :

I - 2 - 1 - Etude statique :
Soit le montage de la figure 4-a.

M
- a -
- b -
- c -
I
III
II
M
0
M
B
V
CE
CC
V
C
R
CC V
C
I
B
I =I
BS
B
I =I'
B0
B
I =0
M
S
+
-
I
B
CC
V
C
R
BE
V
R
g
R
B
Vg
B
+
-
I
B
BE
V
R
th
V
th
B


Fig. 4 : a - Circuit d'tude
b - Caractristique statique de sortie d'un transistor NPN
(avant le claquage de la jonction B-C)
c - Circuit quivalent vue de l'entre (base-masse)

Le circuit vue de l'entre B-M peut tre remplac par un circuit quivalent de Thvenin,
comme le montre la figure 4-c, partir de ce circuit on dduit la droite d'attaque du transistor :
V
BE
= V
th
- R
th
. I
B
( 1 )

Le circuit de sortie permet de dterminer la droite de charge :

t
0
t
of
O
t
i
D
S
t
t
0
t
1
- a -
i
D
i (t)
D
- b -
t
0
t
0
t
1
D
v (t)
2
V
V
D
5
V
CE
= V
CC
- R
C
. I
C
( 2 )

Comme la chute de tension aux bornes de la jonction B-E reste approximativement constante
lorsque le courant I varie, donc on peut assimiler V
BE
V
BE0
la chute de tension aux bornes
d'une jonction polarise en directe (V
BE0
# 0,6V pour un transistor au silicium). Selon la
caractristique statique schmatise sur la figure 4-b, on peut distinguer trois zones de
fonctionnement du transistor.


a - Transistor bloqu ( zone I ) :
Le point de fonctionnement de sortie appartenant la droite de charge est l'intersection de
cette droite avec la caractristique trace pour I
B
=0 : le point M
B
(jonction B-E est polarise
en inverse ). La tension de sortie prend une valeur voisine de V
CC
et le courant collecteur est
gale au courant de fuite I
CE0
(de l'ordre de quelques dizaines de A).

La puissance dissipe dans le transistor est : P
B
= V
CC
. I
CE0
.

NOTE :
Dans un transistor bloqu, les deux jonctions B-E et B-C sont polarises en inverse, le
transistor peut tre reprsent par un circuit ouvert.


b - Transistor fonctionne en amplificateur ( zone II ) :
Dans cette zone de fonctionnement, la jonction B-E est polarise en directe et la jonction B-C
est polarise en inverse, le point de fonctionnement est situ en M
0
. Les quations (1) et (2) et
la relation I
C
#
0
I
B
permettent de trouver la relation suivante :
V V R
V V
R
CE CC C
th BE
th

0
0
. . (3)

NOTE :
Voir cours d'lectronique ERA-III.

c - Transistor satur ( zone III ) :
En fonctionnement normal le point de repos M
0
ayant pour coordonnes I
C0
et V
CE0
, le
courant I
C0
est li au courant base par I
C0
#
0
I'
B0
. Pour un courant base I
B
=I
BS
, le point de
repos passe de M
0
M
S
(I
CSAT
, V
CESAT
) et pour I
B
> I
BS
le point de repos reste en M
S
et le
transistor est satur.
La zone de saturation est caractrise par I
B
> I
BS
avec I
BS
= I
CSAT
/
0
. On dfini le coefficient
de sursaturation par :

S
= I
B
/ I
BS
( 4 )
NOTES :
Pour un transistor satur, les deux jonctions B-E et B-C sont polarises en direct et la
tension de sortie est voisine de V
CESAT
# 0.2V (cas silicium).
La puissance dissipe dans le transistor en rgime de saturation est donne par:

P
S
= V
CE
. I
C
# V
CESAT
. I
CSAT
# V
CC
. V
CESAT
/ R
C

6

Le transistor en rgime satur peut tre reprsent par un court-circuit.
La caractristique de transfert V
CE
=f(V
E
) peut tre schmatise comme sur la figure 5.

V
CE
V
CC
V
CEsat
V
BE0
V
BEsat
V
E


Fig. 5 : Caractristique de transfert idale.


I - 2 - 2 - Transistor en commutation :
Les phnomnes transitoires se produisent sous l'effet
de variations brutales du signal d'entre. Considrons le montage de la figure 4, dans lequel
on prend V
E
une tension en impulsions variant de V
1
V
2
telles que : V
1
provoque le blocage
du transistor et V
2
assure sa saturation ( fig. 6-a ).


a - Passage de l'tat bloqu l'tat satur :
Sur les chronogrammes temporels, schmatiss sur la figure 6-c, on constate que le courant i
C

et la tension v
CE
sont dcals dans le temps par rapport la tension d'entre, et s'tablissent
avec des temps de monte et de descente finies. Les variations de la tension v
CE
sont lies aux
celles du courant i
C
par la relation suivante:
v
CE
# - R
C
. i
C

NOTE :
Nous avons nglig les capacits parasites la sortie ( fig. 6-b )

La premire tape du phnomne transitoire, transition de l'tat bloqu l'tat satur, est
dtermine par la charge de la capacit quivalente vue de l'entre d'un transistor bloqu (
cours d'lectronique ERA-III ). Cette capacit commence se charger lorsque la tension
d'entre V
th
passe brutalement de V
1
V
2
:

v
BE
# V
2
- ( V
2
- V
1
) exp( - t /
1
) o
1
# C
q
. R
th
(5)

et se termine ds que v
BE
# v
BE0
. Le temps de retard correspondant la raction du transistor
l'application de l'impulsion V
1
vers V
2
, peut tre exprim sous la forme suivante :
t
V V
V V
V
V
d
BE
# ln # ln
1
1 2
2 0
1
1
2
1
+

+
|
\

|
.
| (6)

7
V
1
V2
0
t
0
t
1
t
VE
- a _
- b -
C
V
+
-
CC V
C
q
R
th
C
B'E
C
B'C
R
E
v
CE
0
t
0
t
1
t
0
t
t
t
ON
t
off
t
d
t
r
t
S
t
f
V
CC
v
CE
i
C
I
B0
I
B1
B
i
- c -
C
I
sat


Fig. 6 : a- Tension d'entre
b- Circuit d'tude
c- Phnomnes transitoires dans un transistor bipolaire en
commutation

A partir de cet instant on peut considrer v
BE
# v
BE0
= cte, par suite le transistor devient
conducteur et le courant collecteur augmente et la tension v
CE
diminue; avant que le transistor
passe la saturation - c'est dire avant que le courant i
C
atteint la valeur de saturation I
CSAT
# (
V
CC
- v
CESAT
)/R
C
- le transistor passe par le rgime linaire caractris par i
C
# . i
B
. En
supposant que v
BE
# v
BE0
le courant base est impos par le circuit d'entre et on peut le
considrer gale :
I
B0
= ( V
2
- V
BE0
) / R
th
(6')
Le gain en courant en montage metteur commun varie en fonction de la frquence (avec le
circuit quivalent de Giacoletto) :
(j) =
0
/(1+j
2
) (7)

o
2
# + ( 1 +
0
).C
B'C
. R
C
et est la dure de vie des porteurs dans la base.
En rgime linaire on peut crire :
i
C
(j) = (j) . I
B0

ce qui donne dans le domaine temporel :
i
C
(t) =
0
. I
B0
.( 1 - exp(-t/
2
) ) (7')

8
Cette expression montre que le courant collecteur crot exponentiellement et atteint le courant
de saturation I
CSAT
l'instant t = t
r
appel temps de monte (fig. 6-c). Une fois le courant de
base I
B
est suprieur I
BS
= I
CSAT
/
0
la relation (7') n'est plus valable. A la limite du rgime
linaire au rgime de saturation on peut exprimer t
r
partir de la relation (7') par :
t
r
#
2
Ln(
S
/(
S
- 1)) o
S
= I
B0
/ I
BS
>1 (8)
L'expression (8) montre que le temps de monte t
r
est d'autant plus court que le courant base
I
B0
est plus lev.
Le temps ncessaire la commutation de l'tat bloqu l'tat satur s'appelle le temps de
fermeture et se note t
on
( turn - on - time ) :
t
on
= t
d
+ t
r


b - Passage de l'tat satur l'tat bloqu :
En rgime de saturation les deux jonctions B-E et B-C sont polarises en direct. Il en
rsulte une injection, dans la base, des porteurs majoritaires prvenant la fois de l'metteur
et du collecteur. Par consquent il y aura accumulation de charges dans la base. La charge en
rgime tabli ( rgime de saturation ) est donne par :
Q
B
#
m
. I
B0
o
m
est la dure de vie moyenne des porteurs dans la base
et I
B0
est donn par la relation (6').
Le stockage des charges est un phnomne de variation exponentielle dcrit par :

Q
BS
(t) # Q( ).( 1 - exp(-t/
m
) ) + Q(0).exp(-t/
m
) (9)

avec Q( ) reprsente la valeur finale de la charge excdentaire et Q(0) la charge initiale qui
est ngligeable devant Q( ).
Supposons que l'tape de stockage se termine t = t'
S
o la charge stocke est voisine de
0,95.Q( ), alors la dure de stockage t'
S
est donne partir de l'expression (9) par :

t'
S
#
m
Ln(20) (10)

Exemple : si
m
= 30ns alors t'
S
# 90ns
Remarque : Pour que l'accumulation de charge s'achve, la dure de l'impulsion d'entre t
1
-
t
0
doit tre plus grande que celle du stockage.

Lors de la transition de V
2
V
1
la charge stocke dans la base ne peut pas varier d'une
manire instantane, et les jonction base metteur et base collecteur restent polarises en
direct jusqu' la disparition de la charge accumule dans la base. Dans cette tape le courant
collecteur reste quasi-constant et gale I
CSAT
, alors que le courant base prend la valeur :
I
B1
# ( V
1
- V
BE0
) / R
th
(11)

L'vacuation de la charge stocke dans la base s'effectue d'une manire exponentielle et rgi
par la mme relation donne par l'quation (9), condition de changer la charge initiale Q(0)
par la charge du rgime tabli pendant la saturation Q
B
#
m
. I
B0
, et la charge finale Q( ) par
la valeur asymptotique
m
. I
B1
:
Soit :
Q
Bd
(t) #
m
. I
B1
.( 1 - exp(-t/
m
) ) +
m
. I
B0
.exp(-t/
m
) (12)

9
La fin de disparition des charges excdentaires se caractrise par l'tablissement de la
polarisation inverse de la jonction B-C. La dure d'vacuation t
S
s'obtient partir de la
relation (12) en posant Q
Bd
(t
S
) # 0 .
Soit :
t
S
#
m
Ln( 1 - I
B0
/I
B1
) (13)

La formule (13) montre que le temps ncessaire pour annuler les charges stockes et d'autant
plus faible que le courant I
B0
est faible et le courant I
B1
du blocage est plus lev.
Aprs l'tape de l'vacuation des charges commence la dernire tape du phnomne
transitoire, celle du blocage du transistor. Cette tape se prte plus difficile que les autres
une analyse quantitative par ce que la charge rsiduelle est relativement petite et la rpartition
des porteurs dans la base est plus complexe, tous ce qu'on peut dire ici, le courant collecteur i
C

dcrot exponentiellement jusqu' la valeur du courant de fuite I
CE0
. La dcroissance se fait
avec une constante du temps dite le temps de descente et se note t
f
(full-time), intervalle de
temps entre les passages de i
C
par 0,9.I
CSAT
et 0,1.I
CSAT
.
Le temps ncessaire la commutation de l'tat satur l'tat bloqu s'appelle le temps
de blocage et se note t
off
( turn- off - time ) :
t
off
= t
S
+ t
f


Remarque : Les temps de commutation t
on
et t
off
diffres d'un transistor un autre.
Exemples :
.. Transistor de puissance type 2N3055 : t
on
# 2,4s et t
off
# 4,5s
.. Transistor de commutation rapide 2N2905 : t
on
# 50ns et t
off
# 110ns
.. Transistor de commutation ultra-rapide 2N709 : t
on
# 15ns et t
off
# 16ns



10
II - CARACTERISTIQUES GENERALES DES CIRCUITS INTEGRES LOGIQUES :

II - 1 - Caractristiques lectriques statiques :

II - 1 - 1- Niveaux logiques :
Dans les circuits intgrs numriques, les zros et les uns logiques sont gnralement
reprsents par des valeurs diffrentes de la tension : le niveau bas V
L
= "0" et le niveau haut
V
H
= "1". Si le niveau haut est suprieur au niveau bas on dit que le circuit fonctionne en
logique positive, dans le cas contraire il travaille en logique ngative. Il n'existe aucune
diffrence de principe entre ces deux types de logiques. Dans ce qui va suivre nous
supposerons la logique positive. Une caractristique importante des circuits logiques est la
fonction de transfert : V
Out
=f(V
In
)

Exemple :
La fonction de transfert idale d'un circuit inverseur est donne sur la figure 7.

V
O
I
V
V
O
V
IL
V
OH
V
OL
V
IH I V


Fig. 7 : Caractristique statique de transfert idalise d'un inverseur

V
IL
: Tension d'entre correspondant au niveau bas
V
IH
: Tension d'entre correspondant au niveau haut
V
OL
: Tension de sortie correspondant au niveau bas
V
OH
: Tension de sortie correspondant au niveau haut

La diffrence entre les niveaux haut et le niveau bas s'appelle l'excursion logique. Il est
vident que cette excursion doit tre suffisamment grande pour que les niveaux logiques "1"
et "0" se distinguent nettement les uns des autres.


II - 1 - 2- Immunit statique aux bruits :
Pour des circuits issus d'un mme lot de fabrication les caractristiques de transfert
varient de l'un l'autre. C'est pourquoi on dfinit un gabarit l'intrieur duquel doivent se
trouver toutes les caractristiques de transfert. Ce gabarit permet de dfinir les immunits aux
bruits sur les niveaux ( fig. 8 ).
11
V
ILmax
V
IHmin max
V
IH min
V
IL
V
O
V
OHmin
V
OL max
I V
min
V
OL
max
V
OH
"1
"1
"0
"0


Fig. 8 : Gabarit d'un ensemble de circuits inverseurs de mme lot.

Soit deux inverseurs en cascade dont les caractristiques de transfert se trouvent l'intrieur
d'un gabarit. La tension de sortie du premier est la tension d'entre du second (fig. 9).
V
O
V
IL
V
OH
V
OL
V
IH I V
= V
O
I V
S
H
S
L
V
C
L SB
L MB
SBH
MBH
T
V
O
I V
=
f ( )
_1
V
O
I V
=
f ( )
V
O2
V
I2
V
O1
V
I1
1 2

Fig. 9 : a - Deux inverseurs de circuits semblables en cascade
b - Caractristiques V
O
=f(V
I
) et V
O
=f
-1
(V
I
)

Pour que le fonctionnement du second inverseur soit correct il faut que :

V
OH1min
> V
IH2min
et V
OL1max
< V
IL2max

Sur la figure 9-b nous avons dfini :

V
I
= S
L
: Seuil bas du dispositif tel que : ( dV
O
/ dV
I
) = -1 ( ct du V
IL
)
V
I
= S
H
: Seuil haut du dispositif tel que : ( dV
O
/ dV
I
) = -1 ( ct du V
IH
)
SB
L
: Sensibilit aux bruits au niveau bas = V
C
- V
ILmax

SB
H
: Sensibilit aux bruits au niveau haut = V
IHmin
- V
C

V
C
: Point de commutation
MB
L
: Marge de bruit au niveau bas = S
L
- V
IL

MB
H
: Marge de bruit au niveau haut = V
IH
- S
H

V : Excursion logique du dispositif = V
IH
- V
IL

On dfinit l'immunit aux bruits au niveau bas par IB
L
= SB
L
/ V et au niveau haut par
IB
H
= SB
H
/ V.
Pour un circuit donn nous avons IB
L
+ IB
H
= 1, alors que pour un lot de circuit nous avons
IB
L
+ IB
H
< 1.

12
NOTE :
Un autre paramtre statique trs important est le courant statique que va consommer
l'oprateur au repos dans l'un de ses tats de fonctionnement ( I
0
V
I
= V
IL
et I
1
V
I
= V
IH
)
pour assurer le maintient des tensions au repos. Un meilleur oprateur est caractris par un
courant statique plus faible. Par contre, le courant que cet inverseur va dlivrer pendant la
commutation doit tre important pour effectuer rapidement le basculement.

II - 1 - 3- Facteurs de charge :
On ne peut pas raliser des circuits commandant un nombre quelconque de circuits car
il existe des limitations la sortie du circuit pour les courants injects ou extraits.

a - Entrance (fan in) :
La commande d'un circuit ncessite son sortie un certain courant pour le niveau haut
"1" et un autre courant pour le niveau bas "0". En gnral, on prend comme units de charge
logique les valeurs des courants extrait ou inject par l'entre d'un circuit pour les deux
niveaux "1" et "0" de la tension, on les dsigne respectivement par
1
UC
H
et
2
UC
L
. Les
nombres
1
et
2
s'appellent entrance, ces nombres sont quelconques et positifs.

b - Sortance (fan out) :
Lorsqu'une sortie est connecte plusieurs entres de circuits, le courant total ne peut
dpasser certaines limites. Ce courant peut tre exprim en UC
L
et UC
H
. Les nombres de ces
units s'appellent sortance.

NOTE : On prend la valeur la plus faible de
1
et
2
.

Exemple :
Soit un circuit ayant une sortance gale 5UC
L
et 10UC
H
cela signifie qu'il peut
commander 5 circuits d'entrance 1UC
L
et 1UC
H
ou 4 circuits d'entrance 1.25UC
L
et 1.25UC
H

ou toute autre combinaison.

II - 2 - Caractristiques lectriques dynamiques :

II - 2 - 1- Temps de propagation :
Le temps de propagation ou de travers d'un circuit est le temps qui spare le signal
d'entre du signal de sortie. On distingue le temps de propagation t
PLH
pour un signal montant
et t
PHL
pour un signal descendant la sortie (fig.10). Le temps de propagation est calcul
50% de l'excursion logique du circuit.

On appelle temps de monte t
r
le temps ncessaire pour que le signal passe de 10% 90% de
sa valeur finale. De mme on dfinit le temps de descente t
f
par le temps ncessaire pour que
le signal passe de 90% 10% de sa valeur finale.

Remarques :
La frquence maximale du spectre de cette impulsion est 1/t
r
ou 1/t
f

Le temps de propagation moyen vaut : t
PD
= (t
PLH
+ t
PHL
)/2

13
- a -
50%
t
t
t
PLH
t
PHL
50%
V
S
V
E
Circuit
V
O
I V
Tension
t
f
10%
90%
t
r
t

- c - - b -
Fig. 10 : a - Circuit logique d'entre V
E
et de sortie V
S

b - Mesures des temps de propagation
c - Mesures des temps de monte et de descente

II - 2 - 2- Facteur de mrite :
Ce facteur est dfini par : F = P
S
. t
PD

o P
S
est la puissance statique pour un tat logique dtermin :
P
S
= ( Tension d'alimentation ) . ( Courant consomm )
Les circuits les plus performants sont caractriss par de faible facteurs de mrites.

NOTES :
Lorsque le temps de propagation est faible le circuit prsente une consommation plus
leve.
Lors de la commutation de l'tat bas l'tat haut ou inversement il y a consommation
supplmentaire du courant. En effet la puissance dynamique dpend de la frquence des
signaux logiques et aussi elle dpend de la capacit de charge ( voir cours lectronique ERA-
III ).


III - FAMILLES LOGIQUES :

III - 1 - Introduction :
Les circuits intgrs sont classs selon le nombre de composants intgrs dans la puce
de silicium :

- Intgration petite chelle (Smal Scale Integration) : infrieur 20 portes.
- Intgration chelle moyenne (Medium Scale Integration) : 20 100 portes.
- Intgration grande chelle (Large Scale Integration) : 100 1000 portes.
- Intgration trs grande chelle (Very Large Scale Integration) : suprieur 5000 portes.

Pour simplifier l'assemblage de plusieurs circuits logiques dans un systme numrique, il faut
qu'ils aient des caractristiques communes, ce qui est ralis quand ils appartiennent la
mme famille. On distingue deux grandes familles :
14

Familles transistors bipolaires
Familles transistors effet de champ MOS

La technologie bipolaire contient les familles logiques suivantes :
- D.T.L : Diode Transistor Logic
- R.T.L : Resistor Transistor Logic
Ces deux types de circuits intgrs sont en voie de disparition.
- I
2
.L : Integrated Injection Logic
- E.C.L : Emetter Coupled Logic (la plus rapide actuellement)
- T
2
.L : Transistor Transistor Logic
Cette dernire famille est la plus utilise, caractrise par des sous familles logiques qui
tiennent compte du mode de fonctionnement des lments et de leurs performances
(consommation, vitesse de fonctionnement, logique sature ou non, ... ) :
- Sries fonctionnant en logique sature : N (Normale); H (High Speed); L (Low Power)
- Sries fonctionnant en logique non sature :
S ( Schottky ); L.S ( Low Power Schottky ); A.L.S ( Advanced L.S ); A.S ou F.A.S.T
(Fairchild A.S Technology).

La technologie MOS contient les familles logiques suivantes :
- MOS : canal N
- MOS : canal P
- CMOS : MOS complmentaire

III - 2 - Technologie bipolaire :
Nous allons dcrire par la suite trois familles logiques importantes savoir T
2
.L, I
2
.L
et E.C.L.

III - 2 - 1- Famille logique T
2
.L :

III - 2 - 1- 1 - Introduction :
La fabrication des circuits intgrs numriques type T
2
.L, fait appel la technologie
planar dcrite en annexe I.
Les circuits logiques T
2
.L fonctionnent en rgime bloqu - satur ce qu'on appelle la logique
sature. Le schma classique d'une porte NAND est donn sur la figure 11. Le temps de
travers ( ou de propagation ) moyen d'une porte NAND de la srie normale est de 10ns, alors
que la srie H est caractrise par t
pd
voisin de 6ns. L'amlioration de t
pd
est due la
diminution de valeur des rsistances et la perfectionnement des caractristiques dynamiques
des transistors. Le schma d'une porte T
2
.L-H est donn sur la figure 12. Pour amliorer
encore le temps de propagation, les transistors utiliss sont de type schottky ( voir annexe II ).
Une porte NAND T
2
.L-S ( figure 13 ) prsente un t
pd
moyen de 3ns, mais la consommation en
puissance double par rapport la normale. Pour amliorer le facteur de mrite, la srie S est
remplace par la srie L.S appele T
2
.L schottky faible consommation, car la puissance
dissipe est divise environ par 5. La
figure 14 reprsente une porte NAND type T
2
.L-L.S.
15


V
I2
D
1 D
2
1
Q
Q2
Q
4
Q
3
V
O
V
I2 I1
V
.
=
V
O
1
R 2 R
4 R
3
R
VC
I1
V

V
D
V
I2 I1
1 D
2
1 Q
Q
2
Q
3
V
O
V
I2 I1
V
.
=
V
O
1 R 2
R
4
R
3
R R
Q
4
Q
5
V
C
5



I1
V
1
Q
Q2
Q
3
V
O
V
I2 I1
V
.
=
V
O
1 R 2 R
4 R
3 R
R
5
Q4
VC
R6
Q5
V
I2

V
I2 I1
V
D
1 D2
1 Q
Q
2
Q3
V
O
V
I2 I1
V
.
=
V
O
1
R 2
R
4
R
3 R
R
Q
4
V
C
R
6
Q
Q
6
5
5







III - 2 - 1- 2 - Etude statique d'une porte NAND T
2
.L-N :
Considrons la porte NAND de la figure 11, le transistor Q
1
est multi-metteurs et ayant
une sortie du type totem pole. Le transistor Q
2
commande en opposition de phase les transistors
Q
3
et Q
4
qui entranent respectivement en sortie un niveau bas "0" ou un niveau haut "1". Le
circuit fonctionne de la faon suivante :

a - Si toutes les entres sont au niveau haut "1" (figure 15-a), les jonctions base-metteurs du
transistor Q
1
sont bloques alors que sa jonction base-collecteur est polarise en directe. La
tension V
B2
vaut environ V
BE0
(Q
2
) + V
BE0
(Q
3
) et les transistors Q
2
et Q
3
entrent en saturation.
De la tension V
B1
= V
BC1
+ V
B2
# 2,25V on tire le courant I
B1
= ( V
CC
- V
B1
)/R
1
# 0,7mA.
Fig. 11 : Porte NAND T
2
.L-N Fig. 12 : Porte NAND T
2
.L-H
Fig. 13 : Porte NAND T
2
.L-S Fig. 14 : Porte NAND T
2
.L-L.S
16
Pour deux entres, le courant de chaque entre est environ I
IH
#
i
. I
B1
/2 o
i
est le gain en
courant du transistor d'entre fonctionnant en rgime inverse ( le collecteur joue le rle de
l'metteur et vice versa ).
I1
V
V
I2
I
I
= "1"
= "1"
1 Q
Q
2
Q
3
V
O
RL
1 R 2 R
3
R
V
C
="0"
V
B
V
B
I
I
I
B
I
B
I
C
I
C
I
B
1
Q
Q
4
1
R 2
R
4
R
V
C
I1
V
V
I2
= "1"
= "0"
= "1" V
O R
L
I
B
I
B
I
C
I
E


Fig. 15 : a - Toutes les entres sont au niveau haut "1"
b - Une entre au niveau bas et une autre au niveau haut

Pour
i
# 0,1 on aura I
IH
# 35A et I
C1
# I
B1
+ I
E1
+ I
E2
# 0,77mA.
La tension V
C2
= V
CEsat
( Q
2
)+ V
BE0
( Q
3
) # 0,95V d'o le courant I
C2
= ( V
CC
- V
C2
)/R
2


soit I
C2
# 2,5mA et I
E2
= I
B2
+ I
C2
# 3,27mA

Le courant base I
B3
est donn par :

I
B3
= I
E2
- V
BE0
(Q
3
)/ R
3
# 2,52mA
NOTE :
Le transistor Q
3
entre en saturation si son courant collecteur I
C3sat
< . I
B3
. Si ce
transistor prsente un gain en courant = 30 alors I
C3
doit tre infrieur 75,6mA.
La tension de sortie V
S
est au niveau bas "0" et elle est de l'ordre de V
CEsat
( Q
3
) #0,2V.
Calculons la tension V
BE
( Q
4
) :

- a -
- b -
17
V
BE
( Q
4
) = V
B4
- V
D
- V
S
avec V
B4
# 0,95V d'o V
BE
( Q
4
) = 0,75V - V
D


donc la prsence de la diode assure le blocage du transistor Q
4
.

b - Si l'une des entre est au niveau bas "0", soit V
E1
par exemple (figure 15-b), la jonction B-
E
1
est conductrice, la tension V
B2
= V
CE1
+ V
E1
# 0,5V ce qui montre que le transistor Q
2
est
bloqu et par suite Q
3
lui aussi est bloqu. Le courant base du Q
1
multi-metteurs est donn par
: I
B1
= ( V
CC
- V
BE0
(Q
1
)- V
IL
)/ R
1
avec V
IL
# 0,2V on obtient I
B1
# 1,025mA
Si on a plusieurs entres au niveau bas I
B1
se rpartit entre ces entres.
Le circuit de la figure 15-b permet d'crire :
V
O
= V
CC
- R
2
.I
B4
- V
BE0
(Q
4
) - V
D
(14)
. Si le transistor Q
4
est linaire en prenant = 50 et I
O
= I
E4
= ( 1+ ). I
B4

alors
V
O
# 3,5V - 31,4.I
O
( I
O
en ampre et V
O
en volt ) (15)
. Si le transistor Q
4
est satur alors on aura les quations suivantes :

V
O
= V
CC
- R
4
.I
C4
- V
CEsat
(Q
4
) - V
D
(16)
V
O
= V
CC
- R
2
.I
B4
- V
BE0
(Q
4
) - V
D
(17)
I
O
= I
C4
+ I
B4
(18)
La combinaison de ces trois quations donne :

V
O
= 4V - 120,2.I
O
(19)
NOTE :
La tension de sortie dpend du courant dbit travers la charge selon le transistor
Q
4
est linaire ou satur.

III - 2 - 1- 3 - Courbes caractristiques :
Une porte logique est caractrise par des courbes caractristiques de type : V=f(I) ou
I=f(V)

a - Caractristique de transfert :
La courbe caractristique de transfert d'une porte NAND T
2
.L-N peut se dcomposer en
trois partie comme le montre la figure 16-a.
.. Zone I : Dans laquelle le transistor Q
2
est bloqu et la tension de sortie est au niveau haut qui
est relativement constante.

.. Zone II : Dans laquelle le transistor Q
2
entre en conduction et la tension de sortie dcrot
cause du courant collecteur de Q
2
qui circule dans R
2
.

.. Zone III : Dans cette zone le transistor Q
3
devient passant et satur et la sortie se trouve au
niveau bas.
18
3
2
1
1 2 3
V
O
V
I
I
II
III
(V)
(V)


Fig. 16 : a - Caractristique de transfert de la porte NAND T
2
.L-N

b- Caractristique statique d'entre d'une porte NAND T
2
.L-N est donne sur la figure 16-b.

.. Zone A : Lorsque l'entre est au niveau haut le courant d'entre est faible et correspond au
courant de fuite de la jonction base-metteur1 ( entre 1 ).

.. Zone B : Le courant I
E
est fix par la rsistance R
1
du transistor Q
1
multi-metteurs, ds que
la jonction B-E
1
est devenue conductrice le courant I
E
est ngatif.

.. Zone C : Dans cette zone la tension V
I
est ngative, ds qu'elle dpasse en valeur absolue V
D

la diode de protection D
1
devient conductrice ce qui explique la variation rapide de I
E
.
1 2 3 V
(V)
I
E
(mA)
I
A
B
C

Fig. 16 : b - Caractristique d'entre de la porte NAND T
2
.L-N

c - Les caractristiques de sortie pour les deux niveaux logiques haut et bas sont schmatises
sur la figure 16-c.
- Pour le niveau bas la caractristique de sortie de la porte correspond celle de sortie du
transistor Q
3
en saturation.
- Pour le niveau haut nous avons :
.. Zone a : Le transistor Q
4
est satur et la tension de sortie est donne par :
19

V
O
# 4V - 120.I
O

.. Zone b : Le transistor Q
4
est linaire et la tension de sortie est donne par

V
O
# 3,5V - 31,4.I
O

.. Zone c : Les deux transistors Q
3
et Q
4
sont bloqus, le courant de sortie est faible et
reprsente le courant de fuite.
V
O
(V
(mA)
a
b
c
I
O
1 2 3 4 5
niveau bas
niveau haut

Fig. 16 : c - Caractristique de sortie pour les deux niveaux "0" et "1"

Remarque :

Considrons l'association de 2 portes NAND T
2
.L comme le montre la figure 17. Cette
connexion est correcte si les deux sorties sont au mme niveau. Dans le cas contraire il y a
apparition d'un courant trs important de la porte 1 vers la porte 2 ou vice versa ce qui est exclu
( dtrioration des transistors de sortie ).


P
1
P
2


V
S



Fig. 17 : Association de deux portes NAND totem pole

En effet, la structure totem pole ne permet pas la connexion de plusieurs sorties en parallles. Il
existe des circuits dits collecteurs ouvert ( figure 18-a ) et des circuits trois tats ( figure 18-
b ) permettant de raliser des liaisons des sorties en parallles : ce qu'on appelle le ET cbl.
20
I1
V V
I2
1
Q
Q
2
Q
4
Q
3
V
O
1
R 2
R 4
R
3
R
V
CC
connexion
ou
dconnexion
I1
V V
I2
1
Q
Q
2
Q
3
V
O
1
R 2
R
3
R
V
CC

-a- - b -

Fig. 18 : a - Porte T
2
.L type collecteur ouvert
b - Porte T
2
.L type sortie trois tats.

Principe de fonctionnement de la porte sortie trois tats :
Plus les deux tats haut et bas ( comme dans la porte normale ), il vient un 3
ime
tat
haute impdance qui permet d'isoler le circuit de la connexion extrieure. Ceci est rendu
possible en rajoutant le transistor Q
5
qui assure le blocage du transistor Q
3
au biais de Q
1
et Q
2

et de bloquer galement Q
4
en forant le potentiel de sa base au niveau bas.

III - 2 - 2- Famille logique I
2
.L :
La logique I
2
.L est caractrise par une grande densit
d'intgration et une faible consommation en puissance. Le schma d'une porte lmentaire I
2
.L
est donn sur la figure 19.
V
C
Q
0
Q
1
Q
2
B
V
V
I
1
I
I
0
S
2
1
S
R
E
Injecteur
exterieur
de la puce


Fig. 19 : Porte lmentaire de la famille logique I
2
.L

L'metteur de Q
0
assure la fonction d'alimentation et s'appelle injecteur. La tension V
CC

est applique la jonction dinjection (base - metteur de Q
0
) travers R
E
donc une faible
21
valeur de V
CC
( 1 1,5V ) permet le fonctionnement de la porte. Le courant de l'injecteur se
rpartit entre les collecteurs du transistor Q
0
.
Principe de fonctionnement :
Considrons que V
I
est au niveau bas alors Q
1
est bloqu et le courant I
1
passe par la
base de Q
2
et le rend passant, c'est dire la sortie est au niveau bas. Si au contraire V
I
est au
niveau haut alors le transistor Q
1
est passant et le courant venant de l'injecteur va traverser Q
1
et
la tension V
B
est au niveau bas ce qui bloque le transistor Q
2
et par suite la tension de sortie V
O

se trouve au niveau haut.

NOTE :
L'excursion logique d'une porte I
2
.L classique est d'environ 600mV mais on pourra la
ramener 300mV et augmenter la rapidit en utilisant la technologie Schottky. Pour que de tels
niveaux logiques ( "1" # 0,7V et "0" # 0,1V ) soient utilisables, ils devront tre convertis en
signaux type T
2
.L en entre et en sortie de la puce.

III - 2 - 3- Famille logique E.C.L :

III - 2 - 3- 1 - Introduction :
Cette famille logique fonctionne en logique non sature. La porte lmentaire E.C.L est
base sur l'utilisation d'une paire diffrentielle couplage par les metteurs; la figure 20 montre
le circuit d'une porte E.C.L deux entres V
I1
et V
I2
et deux sorties V
O
et
O
V .
Si l'entre V
I1
est suprieure V
BB
le courant d'alimentation I
0
circulera de V
CC
V
EE
via le
transistor Q
1
, et le transistor Q
3
tant bloqu. L'excursion logique est ajuste par le choix de R
0

et I
0
. Le courant I
0
pouvant tre obtenu au moyen d'une rsistance R
E0
ou d'un gnrateur de
courant (figure 20-b).

V
CC
V
I1
V
I2
V
O1
V
O2
V
EE
Q
2
Q
1
V
BB
R
E1
R
E2 R
E0
1
R R
0
Q
Q
Q
E
I
0
S S
3
4
5
- b - a
E
R
E
BB
V'
I
0
I
0
V
EE
V
EE


Fig. 20 : a - Porte OR - NOR en technologie E.C.L
b - Gnrateur de courant

III - 2 - 3- 2 - Principe de fonctionnement d'une porte C.M.L :
22
Une porte C.M.L (Current Mode Logic) c'est une porte sans suiveurs, le schma
lmentaire de telle porte est reprsent sur la figure 21-a.

V
CC
V
EE
Q
1
V
BB
R
E0
1
R
R
0
Q
2
E
I
0
I
I1
V
I1
- a
V
CC
Q
1
V
B
1
R R
0
Q
2
E
V
I1
Q Q
3 4
I
0
V
EE
V
I2
BB
V'
NAND AND
- b



Fig. 21 : a- Porte logique C.M.L ralisant une fonction OR - NOR
b- Deux portes C.M.L en srie ralisant une fonction
AND et NAND
.. Si la tension d'entre V
I1
est au niveau haut et suprieure V
BB
alors le courant I
0
qui
traverse R
E0
par Q
1
, et le transistor Q
2
est bloqu car le nud E est au potentiel V
E
=V
I1
- V
BE0

(Q
1
) # -1,5V en considrant que V
I1
= V
IH
= -0,75V, il en rsulte que la sortie S est au potentiel
bas et la sortie S au potentiel haut.
Le courant peut tre exprim de la manire suivante :
I
0
= [ V
IH
- V
EE
- V
BE0
(Q
1
)] / R
E0
(20)
Application numrique : V
IH
= -0,75V, V
EE
= -5,2V , V
BE0
(Q
1
) = 0,75V , R
E0
= 365
d'o I
0
= 10,1mA
.. Si la tension d'entre V
I1
est au niveau bas ( V
IL
# - 1,75V ) alors Q
1
est bloqu et Q
2
est
passant, car l'metteur est au potentiel V
E
= V
BB
- V
BE0
(Q
2
) = -2,05V, la d.d.p aux bornes de la
jonction B-E de Q
2
est donne par : V
BE
(Q
2
) = V
I1
- V
E
= 0,3V et le courant I
0
est exprim par :
I
0
= [ V
BB
- V
EE
- V
BE
(Q
2
)] / R
E0
= 8,63mA
.. Si la tension d'entre V
I1
= V
BB
les deux transistors fonctionnent comme un amplificateur
diffrentiel.

Pour la porte E.C.L les niveaux logiques de sortie changent :
.. Si V
I1
= "1" # -0,75V alors
V
O
# -V
BE0
(Q
4
) = -0,75V et V
O
# V
CC
- R
0
.I
0
- V
BE
(Q
5
) = -1,75V
.. Si V
I1
= "0" # -1,75V alors
V
O
# V
CC
- R
1
.I
0
- V
BE
(Q
5
) = -1,72V et V
O
# -V
BE0
(Q
5
) = -0,75V

La caractristique de transfert d'une porte C.M.L est donne sur la figure 22.


23
Tension d'entre (V)
Tension de sortie (V)
- 0.9
- 1.3
- 1.8
NOR
OR
- 1.4 - 1.3 - 1.2
V
BB
V
IH V
IL min
max
niveaux bas
niveaux haut

Fig. 22 : Caractristique de transfert d'une Porte logique C.M.L

Comme les circuits E.C.L disposent de sorties complmentaires, on reprsente deux courbes
OR et NOR. Ces courbes sont dissymtriques.

NOTES : La famille logique E.C.L est caractrise par :
.. Grande vitesse de fonctionnement
.. Les connexions devront tre courtes sinon adaptes
.. Impdance d'entre grande et impdance de sortie faible
.. Dissipation d'nergie importante
.. Faible immunit aux bruits ( parasites ).

III - 3 - Technologie MOS :
La technologie MOS est caractrise par une grande densit dintgration grce la
simplicit du dispositif lmentaire. Les circuits intgrs MOS sont trs utiliss dans le
domaine de linformatique ( logiques et mmoires ), de la micro-informatique, des
tlcommunications,...
On distingue deux familles MOS :
. Monocanales : PMOS uniquement ou NMOS exclusivement.
. Complmentaires : chaque porte contient un NMOS et PMOS associs.

III - 3 - 1 - Analyse statique de linverseur N.M.O.S :
Comme nous lavons vu dans le cours dlectronique dE.R.A.III, il existe deux types
de transistor NMOS : NMOS enrichissement et NMOS dpltion. Linverseur de base en
technologie NMOS est schmatis sur la figure 23. Il est constitu du transistor signal NMOS
enrichissement et du transistor de charge NMOS dpltion (appauvrissement) avec V
GS2
=0.
24
VDD
Q2
ID2
Q1
VI
VO

ID2
ID2max
I
II
0 VDD VO

-a- -b-
Fig. 23 : a - Inverseur N.M.O.S charge dynamique
b - Caractristique de sortie I
D2
=f (V
O
)

NOTES :
. Lorsque la source nest pas reli la masse, la tension seuil du transistor est donne par :
V
T
= V
T0
+ . V
SS
(21)

avec
V
T0
est la tension seuil du transistor avec source relie la masse ;
est un coefficient qui dpend de la technologie, pour la technologie classique et substrat non
polaris, on a 0,05 < < 0,125 ;
V
SS
est le potentiel de la source par rapport la masse.

. Le courant dans la zone linaire ( triode ) est donn par :

( ) I b V V V V
DS GS T DS DS
=

2
2
(22)

avec V
T
= V
T0
+ . V
SS
et = + l

. Le courant dans la zone de saturation est exprim par :

( ) I
b
V V
DS GS T
=
1
2
2

(23)

V
DS
= V
DSsat
= (V
GS
- V
T
)/ ou V
Dsat
= (V
G
- V
T0
)/ (24)

III - 3 - 1 - 1 - Fonctionnement du transistor de charge Q
2
:
La tension seuil du transistor de charge qui est un N.M.O.S dpltion est donne par :
V
T0
= -V
GSoff


.. Le transistor Q
2
fonctionne dans la zone triode lorsque V
D2
< (V
G
+ V
GSoff
)/
2

25
avec V
G
= V
S
= V
O
et le courant est donn par :

( )( ) ( ) I b V V V V V V
D GSoff O DD O DD O 2 2 2
2
2
2
=

(25)

Ceci correspond la zone II de la courbe de sortie de la figure 23 - b.

.. Le transistor Q
2
est satur lorsque V
D2
> V
D2sat
= (V
G2
- V
T02
)/
2
= (V
O
+ V
GSoff
)/
2
,
et le courant est donn par :

( ) I
b
V V
D GSoff O 2
2
2
2
2 1
2
=

(26)

Ceci correspond la zone I de la courbe de la figure 23 - b.

( ) I
b
V
D GSoff 2
2
2
2 1
2
max
=

(27)
III - 3 - 1 - 2 - Fonctionnement du transistor signal Q
1
:

.. Le transistor Q
1
est satur dans les conditions suivantes :
V
DS1
> V
DS1sat
= (V
GS1
- V
T1
)/
1
= (V
I
- V
T1
)/
1
cest dire V
O
> (V
I
- V
T1
)/
1
.
Le courant est exprim sous la forme suivante :
( ) I
b
V V
D I T 1
1
1
1
2 1
2
=

(28)
.. Le transistor Q
1
fonctionne dans la zone triode pour V
DS1
< (V
I
- V
T1
)/
1
,
ou V
O
< (V
I
- V
T1
)/
1
, et le courant est donn par :
( ) I b V V V V
D I T O O 1 1 1
1 2
2
=

(29)

III - 3 - 1 - 3 - Caractristique de transfert V
O
= f (V
I
) :

Cette caractristique est donne sur la figure 24 et peut tre divise en 4 zones :

.. Zone I : V
IL
<V
I
< V
T1

Le transistor signal Q
1
est bloqu, le transistor Q
2
est en rgime triode, nous avons :
V
O
# V
DD
et V
O
>
2
V
DD
- V
GSoff


.. Zone II : V
O1
=
2
V
DD
- V
GSoff
< V
O
< V
DD
et V
T1
< V
I
< V
I1


Dans cette zone Q
1
est satur et Q
2
en triode :
( ) ( )( ) ( )
1
2
b
1
1
I T1
2
2 GSoff 2 O DD O
2
DD O
2
V V b V V V V
2
V V

(
(30)
Si on suppose que
1
#
2
# 1 et b
1
/b
2
=
2
alors :

( ) ( ) ( )
1
2
1
2
V V V V V
2
V V
I T1
2
GSoff DD O DD O
2
=

(


26
On obtient :
( ) V V V V V V
O DD GSoff
GSoff
I T
= + = avec
2 2
1
2
(31)


VO
VDD
MBL
Vc
VOL
VO = VI
0 VIL VT1 SL SH VDD VI
VI1 VI2
VO
MBH
II
I
III
IV
VO1 =
2 VDD - VGSoff
VO = (VI - VT1 )/
1


Fig. 24 : Caractristique de transfert de linverseur cit ci-dessus

Le seuil bas S
L
de linverseur est dfini par :
dV
dV
soit S V
V
O
I
V S
L T
GSoff
I L
|
\

|
.
| = = +
+
=
1
1
1
2

(32)

Lorsque V
O
=
2
V
DD
- V
GSoff
le transistor Q
2
est satur et V
I1
est donne par :
V V
V
I T
GSoff
1 1
= +

(33)
La marge de bruit au niveau bas est dfinie par :
MB S V V V
V
L L IL T IL
GSoff
= = +
+
1
2
1
(34)

NOTE :
Pour avoir une grande marge au bruit on doit choisir :
V
GSoff
grande, faible et V
T1
grand .

.. Zone III : V
I1
< V
I
< V
I2
et V
O1
> V
O
> (V
I2
- V
T1
)/
1
:
Dans cette zone les deux transistors sont saturs et nous avons :
( ) ( )
1
2
1
2
2
b b
1
1
I T1
2
2
2
GSoff O
2
V V V V

=
si on pose

C
b
b
2 2
1
1
2
= alors la tension de sortie ayant pour expression :

( )
V
V V V
O
GSoff C I T
=

1
2
(35)
donc la caractristique autour du point de commutation ayant pour pente -
C
/
2
.
Le point de commutation est obtenu lorsque V
O
= V
I
= V
C
et par suite :

27
V
V V
C
GSoff C T
C
=
+
+

1
2
(36)
Lorsque le transistor Q
1
entre en rgime linaire cest dire quand V
V V
O
I T
2
2 1
1
=

.
elle lui correspond V V V
I T GSoff
C
2 1
1
2 1
= +
+

.. Zone IV : V
I2
< V
I
< V
IH
et V
OL
< V
O
< (V
I2
- V
T1
)/
1
:
Dans cette zone le transistor signal Q
1
est en rgime linaire et le transistor de charge Q
2
est en
rgime satur. En effet :

( ) ( )
1
2
2
2
2 1
1
b
b

V V V V V
2
V
GSoff O
2
I T1 O O
2
=

(

do

( )
V
V V V
O
I T GSof
=
+
+


2
2
1 2
1 2
2
2
2

(39)
avec
2
= b
1
/ b
2
et ( )
| |
( ) = + +
2
2
1 2
2
2
1 2
2
2
2
V V V V
I T GSoff GSoff


Cas particuliers :

1
#
2
# 1 et
2
# 0 . La tension de sortie est donne par :

( )
( )
V V V V V V
V V V V V V
O I T I T GSoff
OL DD T DD T GSoff
=
=
1 1
2
2 2
1 1
2
2 2
/
/

(40)
ce qui donne avec (V
DD
- V
T1
) >> V
GSoff
, la tension de sortie au niveau bas :


( )
V
V
V V
OL
GSoff
DD T

1
2
2
2
1

(41)

Le rapport gomtrique
2
doit respecter la condition suivante :


( )

2
2
1 1
1
2
>

= <
V
V V V
avec V V
V
GSoff
T DD T
IL OL
T
(42)

Le seuil haut S
H
est dfini par :


dV
dV
soit S V
V
O
I
V S
H T
GSoff
I H
|
\

|
.
| = = +
=
1
2
3
1

(43)

La marge de bruit au niveau haut est dfinie par :

MB V S V V
V
H DD H DD T
GSoff
= =
1
2
3
(44)

MB
H
est grande si on choisi V
T1
faible, grand et V
GSoff
faible.
28
III - 3 - 2 - Analyse statique de linverseur CMOS :
La porte lmentaire est constitue dun transistor NMOS et dun transistor PMOS
grilles et drains communs (fig.25-a).
+VDD
IP I
QP IN + IP
IN
VI QN VO IN IP
VO
- a - - b -
Fig. 25 : a - Porte inverseur C.M.O.S
b - Caractristique de sortie

III - 3 - 2 - 1 - Fonctionnement du transistor Q
N
:
.. La saturation du transistor Q
N
est assure pour des tensions de sortie V
O
suprieure
V
Dsat
: V
Dsat
= (V
I
- V
TN
)/
N
. Dans ce cas le courant traversant ce transistor est donn par
lexpression suivante :
( ) I
b
V V
N
N
N
I TN
=
1
2
2

(45)
.. Le transistor Q
N
est en rgime linaire lorsque V
O
< (V
I
- V
TN
)/
N
; le courant est
donn par :
( ) I b V V V V
N N I TN O
N
O
=

2
2
(46)

III - 3 - 2 - 2 - Fonctionnement du transistor Q
P
:
Le substrat du transistor Q
P
est li au potentiel V
DD
. En effet nous avons :
V V
V V V
ou V V V
Dsat DD
I DD TP
P
DSsat Dsat DD
= +
+
=

(47)
.. Le transistor Q
P
est satur lorsque V
O
< V
Dsat
et le courant est donn par :
( ) I
b
V V V
P
P
P
DD I TP
=
1
2
2

(48)
.. Le transistor Q
P
est en rgime linaire si V
O
> V
Dsat
; le courant dans cette zone est exprim
sous la forme :
( )( ) ( ) I b V V V V V V V
P P DD I TP DD O
P
DD O
=

2
2
(49)

III - 3 - 2 - 3 - Caractristique de transfert V
O
= f (V
I
) :
La caractristique de linverseur C.M.O.S peut se diviser en cinq zones de
fonctionnement comme le montre la figure 26.

29
VO
VO = VDD + (VI - VDD + VTP )/

P
VDD MS1 VO = VI
VO = (VI - VTN )/

N
VO1 M1
VC MC
VO2 M2 M1(VI1,VO1)
MS2 VTP M2(VI2,VO2)
MC(VC,VC)
VTN SL SH VDD VI
I
II
IV
V
III


Fig. 26 : Caractristique de transfert de linverseur C.M.O.S

.. Zone I : V
I
< V
TN
; Q
N
bloqu et Q
P
en rgime linaire.

V
O
= V
DD
et I
N
= I
P
= 0
.. Zone II : V
TN
<V
I
< V
I1
et V
V V V
V V
DD
I DD TP
P
O DD
+
+
< <
1

:
Dans cette zone le transistor Q
N
est satur et Q
P
en rgime linaire.
soit
( )( ) ( ) ( ) b V V V V V V V
b
V V
P DD I TP DD O
P
DD O
N
N
I TN

(
=

2
1
2
2 2

do
( ) ( ) V V
V V
avec V V V
b
b
V V
O DD
P
I TP
P
DD I TP
P
N
N
P
I TN
=
|
\

|
.
| +
+ +
= 1
1 2 2

Cas particulier :
P
#
N
# 1 et V
TN
= V
TP
. La tension de sortie en fonction de la tension dentre
est formule sous la forme :
( ) ( ) V V V V V V V V avec
b
b
O I T DD I T I T
N
P
= + + =
2
2
2
2
(50)
La limite de saturation de Q
P
est obtenue par :
V
V V V
avec
b
b
I
DD TP C TN
C
C
P
N
N
P
1
2
1
=
+
+
=

et
V V
V V V
O DD
C TP TN DD
P C
1
1
= +
+
+

( )
( )

Dans le cas particulier :
P
=
N
, V
TN
= V
TP
= V
T
et
C
2
1 =
nous avons : V
I1
# V
DD
/2 et V
O1
# V
T
+ V
DD
/2
.. Zone III : V
I1
<V
I
< V
I2
et V
V V V
V
V V
DD
I DD TP
P
O
I TN
N
+
+
> >

1 2

:
Les deux transistors sont saturs, le courant qui circule entre V
DD
et la masse est
indpendant de la tension de sortie :
ce qui donne :
V
V V V
avec
b
b
I
DD TP C TN
C
C
P
N
N
P
=
+
+
=

1
2
(51)
30
Avec le modle approch utilis la pente de la caractristique autour du point de commutation
M
C
est infinie. Soit la tension de commutation :
V V V
V V V
C I I
DD TP C TN
C

+
+
1 2
1

(52)
La limite de saturation du transistor Q
N
est assur par :


( )
V
V V V
O
DD TP TN
N C
2
1

+

Le courant maximal que peut dlivrer linverseur est donn par :


( )
( ) I
b
V V V
N
N C
DD TN TP max
=
+

1
2
1
2
2

(53)
.. Zone IV : V
I2
<V
I
< V
DD
- V
TP
et V
V V
O
I TN
N
<

2

:
Le transistor Q
N
est en rgime triode et le transistor Q
P
est satur :
( ) ( ) b V V V V
b
V V V
N I TN O
N
O
P
P
DD I TP

(
=

2
1
2
2
2

Si
P
#
N
# et
2
= b
N
/ b
P
alors :

( ) ( )
V
V V V V V V V
O
I TN I TN DD I TP
=

2 2
2
(54)
.. Zone V : V
DD
>V
I
> V
DD
- V
TP
:
Dans cette zone le transistor Q
P
est bloqu; le courant circulant dans la branche entre V
DD
et la
masse est nul. Les caractristiques I = f(V) sont rsumes sur la figure 27.
IDmasse IDmasse
Imax Imax
VO1 VO2 VO VTN VDD - VTN VI

- a - - b -
Fig. 27 : Caractristique I(V) dun inverseur C.M.O.S
(a)- I
D
= f ( V
O
); (b) - I
D
= f ( V
I
)

III - 3 - 3 - Analyse statique de linverseur N.M.O.S charge dynamique :

A - Capacits totale de sortie:
Soit deux inverseurs monts en cascade comme le montre la figure 28.
31
Q2
Q4
Q1 Q3
2 1
CL
CGD1
CGD2
CGS1
CDS1
CI CGS3
CGD4
CGD3
CDS3

Fig. 28 : Capacit totale dun inverseur N.M.O.S

La capacit totale la sortie est donne par :
C
L
= C
I
+C
DS1
+C
GS3
+(C
GD1
+C
GD3
)
on nglige les capacits C
GD
et C
DS
des transistors Q
2
et Q
4
. tant le facteur de Miller vu de la
sortie ( voisin de 2 ).
- La capacit C
I
reprsente la capacit de la ligne dinterconnexion.
- La capacit C
DS
reprsente la capacit parasite de diffusion entre drain et source de linverseur
: C
DS
= C
JA
+ C
JP

avec C
JA
capacit en surface et C
JP
capacit en primtre.
- La capacit C
GS
reprsente la capacit grille source
C
GS
# 0,6.C
OX
.Z.L avec C
OX
=
0
.
OX
/ e
OX
(capacit par unit de surface)
- La capacit C
GD
reprsente la capacit grille drain, cette capacit varie suivant le
fonctionnement du transistor, en moyenne on peut lapprocher :
C
GS
# 0,4.C
OX
.Z.L
Si on pose C
P
= C
I
+ C
DS1
et C
0
= C
OX
.L
2
et = Z/L
alors
C
L
= C
P
+1,4.C
0
.
3
+ 0,8.C
0
.
1

Si on dfini la sortance de linverseur par le rapport
3
/
1
, alors
C
L
= C
P
+C
0
.
1
( 0,8+1,4.
3
/
1
)

B - Temps de propagation:
Le temps de propagation t
PLH
et t
PHL
sont dfinis par rapport au seuil haut du dispositif
S
H
. Lorsque lentre V
In
= S
Hn
(seuil haut de linverseur n), la sortie commence changer et la
capacit de charge C
L
( V
O
passe de V
OL
S
H
: t
PLH
) ou se dcharge (V
O
passe de V
DD
S
H
:
t
PHL
) courant quasi-constant jusqu V
On+1
=S
Hn+1
. On suppose par la suite que les seuils
hauts de tous les oprateurs sont identiques.

B - 1 - Temps de propagation t
PLH
:
Le transistor de charge Q
2
peut tre considr comme une rsistance de charge R
L
#
V
DD
/I
0max
avec I
0max
tant le courant maximal dlivr par Q
2
lorsque V
O
# 0 .

I
V V
R
C
dV
dt
DD O
L
L
O
0 max
=

=

32
RL
CL
VO
VDD
I0max

Soit
v t V V V
t
O DD DD OL
L
( ) ( ) exp =

avec
L
=R
L
. C
L


Le temps de propagation t
PLH
est donn par v
O
(t
PLH
) = S
H
do :
t Ln
V V
V S
PLH L
DD OL
DD H
=

La limite de saturation de Q
2
est tel que V
O
<
2
.V
DD
-V
GSoff
.En gnral, S
H
<
2
.V
DD
-V
GSoff
, en
effet Q
2
est en rgime satur pendant la remonte de V
OL
S
H
; dans ce cas :
( ) I
b
V V C
dV
dt
D GSoff O L
O
2
2
2
2
2 1
2
= =

soit

( )( )
t
C
b
S S
V S V V
PLH
L H OL
GSoff H GSoff OL
=


2
2
2
2 2
. .


Si on nglige V
OL
devant S
H
et
2
trs faible alors :

( )
t
C
b
S
V
PLH
L H
GSoff

2
2
2
2
. .

Si on pose
( )
R
b
S
V
LH
H
GSoff

2
2
2
alors t
PLH
peut scrire sous la forme :
t
PLH
# 2.R
LH
.C
L

t
PLH
peut tre exprim en fonction de I
0max
: t
PLH
# C
L
V / I
0max
avec V # S
H
.
Cette expression pourra donner des estimations de temps de propagation t
PLH
.

B - 2 - Temps de propagation t
PHL
:

La sortie va dcrotre de V
DD
jusqu S
H
. Le courant maximal que peut dlivrer le
transistor Q
1
est donn par :

( ) I
b
V V
D DD T 1
1
1
1
2 1
2
max
=

on prend V
I
= V
DD

en considrant Q
1
est satur entre V
T1
et V
I2
et I
D1
(V
I
= S
H
) < I
D1
< I
D1max
.
Daprs la dfinition approche donne prcdemment (t
PHL
# C
L
V / I
D10
), dans ce cas : V
= V
DD
- S
H
et on choisi I
D10
la valeur du courant lorsque V
I
= S
H
+V
T1
c..d :
I
b
S
D H 10
1
1
2
1
2
=

Soit
t C
V S
b S
PHL L
DD H
H

2
1
1
2
. .
.

Si on pose
33
R
V S
b S
alors t R C
HL
DD H
H
PHL HL L
=


1
1
2
2
.
. .
Le temps de propagation moyen est approch par: t
PD
= (t
PLH
+t
PHL
)/2 = ( R
LH
+R
HL
).C
L

ou
t
PD
= R
PD
. C
L
avec R
PD
= R
LH
+R
HL

tPLH tPHL
VOL
SH
VDD
t
tension
In
Out

Fig.29 : Dfinition des temps de propagations pour le calcul


III - 3 - 4 - Analyse dynamique dun inverseur C.M.O.S:
Nous considrons linverseur C.M.O.S dynamique de la figure 30, charg par une
capacit C
L
dfinie comme dans le cas dun inverseur N.M.O.S charge dynamique.

Comme les expressions de S
H
et S
L
ne sont pas faciles exprimer, on calcule t
PLH
et t
PHL
par
rapport au point de commutation V
C
. En effet on calcule t
PLH
entre V
OL
et V
C
et t
PHL
entre V
DD

et V
C
.
VDD
QP
IP
QN
VI
VO
IN
CL

Fig. 30 : Inverseur CMOS

Le calcul des temps de propagation ne peut tre quune faon approximative. Par consquent
on prend I
N
et I
P
les courants de saturation lorsque V
I
= V
C
+2.V
TN
et V
I
=V
C
-2.V
TP

respectivement. On garde la dfinition prcdemment tablie de t
PLH
et t
PHL
:

t
PLH
= C
L
. V
1
/I
P
et t
PHL
= C
L
. V
2
/I
N
.
avec :
V
1
= V
C
- V
OL
et V
2
= V
DD
- V
C

I
P
= I
Psat
(V
I
=V
C
-2.V
TP
) = ( )
1
2
2 b
V V V
P
P
DD C TP

+
I
N
= I
Nsat
(V
I
=V
C
+2.V
TN
) = ( )
1
2
2 b
V V
N
N
C TN

+
34
do :
t
PLH
= 2. R
LH
C
L
et t
PHL
= 2. R
HL
C
L

avec :

( ) ( )
R
V
b V V V
et R
V
b V V
LH
P
P DD C TP
HL
N
N C TN
=
+
=
+
. .
1
2
2
2

A.N.

P
= 1,1,
N
= 1,25, V
TN
= V
TP
=0,6V, b
2
/b
1
= 3, C
L
= 2pF, V
C
=2,5V

t
PLH
= 15ns et t
PHL
= 17ns

III - 3 - 5 - Les portes logiques NMOS:

Les portes logiques MOS est une extension de la notion dinverseur o le transistor
signal est remplac par un rseau de transistors connects en cascade ou en parallle; leurs
performances peuvent se dduire facilement dun inverseur quivalent.
On peut distinguer deux sortes doprateurs : statiques et dynamiques (ou semi-statiques).

III - 3 - 5 - 1- Portes statiques :
Les oprateurs statiques sont constitus dun rseau de transistors MOS de commande
qui ralise la fonction logique et dune structure assurant linversion et la fonction de seuil.
Vin Rseau
M.O.S
f(Vin)
f(Vin)


Fig. 31 : Oprateur logique de type statique

Les portes utilises dans une synthse logique sont la porte NAND, NOR ou NO.AND.OR.

a - Porte NAND :

La fonction AND est ralise par la mise en cascade des MOS de commande. La sortie
est niveau bas 0 lorsque toutes les entres sont au niveau haut 1 et lorsquune entre est
au niveau bas, le transistor de charge amne la sortie au niveau haut.

Une porte NAND F
I
entres avec un transistor de charge de rapport gomtrique
C
= Z
C
/L
C

(Z
C
largeur et L
C
longueur du canal de ce transistor) est quivalent en statique un inverseur de
mme charge et de transistor signal de rapport gomtrique
S
si le rapport gomtrique de ses
MOS est de F
I
.
S
.

35
VO = VI1. VI2
Q3
Q2
Q1
VI1
VI2
VDD

Q3
Q1
VI1
VDD
Q2
VI2
VO = VI1 + VI2


Fig. 32 : a- Porte NAND 2 entres, b- Porte NOR 2 entres

Dans ce cas nous avons :

V
OLNAND
# V
OLInverseur

et
S
HNAND
S
HInverseur


b - Porte NOR :
La porte NOR est ralise par la mise en parallle des MOS de commande. Il
suffit davoir une entre au niveau haut pour que la sortie soit au niveau haut.

Une porte NOR FI entres est quivalent un inverseur de mme charge et mme transistor
signal. Elle prsente les mmes seuils et mme niveau bas que linverseur quivalent.

c - Porte ET.OU.NON :
Dans ce type de porte, le rseau de commande de la porte est constitu
dun ensemble de transistors MOS relis en cascade et en parallle et ralisant des fonctions du
type AND.OR ou OR.AND. Un exemple est donn sur la figure 34.

36
VDD
A
B
C
D
F
E G
S = A.(B+C) +D.(E.F+G)


Fig. 34 : Porte complexe du type ET.OU.NON

Dans lexemple prcdent le rapport gomtrique
Se
= Z/L du transistor signal de linverseur
quivalent peut tre reprsent de diverses faons :

Se
A B C D G E F
= = = = = = =
2 2 2 2 2 4 4

Lutilisation systmatique de ce type doprateurs, bien que permettant un gain certain en
consommation donne une densit dintgration faible.

III - 3 - 5 - 2- Oprateurs lmentaires avec interrupteurs :
Le transistor MOS peut tre considr, au sens logique, comme un interrupteur parfait
:
E S
Cd
E S
Cd


Fig. 35 : Interrupteur MOS : reprsentation symbolique

Si C
d
= niveau haut alors E = S
Si C
d
= niveau bas alors le transistor est bloqu et S est indpendant de E.

La tension de commande C
d
de linterrupteur doit tre parvenir dun oprateur classique qui
restitue la tension dalimentation V
DD
et non dun autre interrupteur.
37

a - Oprateur de multiplexage :

- Multiplexeur N vers 1 : lopration consiste choisir une donne parmi N en fonction
dune commande :
E4
S
E3 E2 E1
C4
C3
C2
C1


Fig. 36 : Slecteur un parmi 4
C
1
,C
2
,C
3
, et C
4
sont des commandes qui proviennent dun dcodeur binaire complet de 2 bits :
une seule commande est active au niveau haut en mme temps. Si plusieurs commandes sont
actives en mme temps, la sortie S est le ET des entres correspondantes.
- Dmultiplixeur 1 vers N : cest la fonction inverse du multiplexeur N vers 1.

Fig. 37 : Dmultiplexeur 1 vers 4

Si les commandes ne proviennent pas dun dcodeur complet : (Ci = Cj = 1) les sorties
correspondantes sont identiques (Si=Sj=E).
Cette structure est trs bien adapte la commande de bus ou la ralisation de
fonctions de commutation plus complexes.

b Oprateurs logiques raliss par interrupteurs et ET cbls :
Cest une extension de la notion de slection applicable la ralisation de quelques
fonctions logique de base. Exemple ET. OU. NON de la figure 38.
38

Fig. 38 : Exemple de porte ET.OU.NON
Un autre exemple est la porte OU exclusif ralise en cinq transistors ou six transistors.

Fig. 39 : OU exclusif NMOS avec interrupteurs
a 3 transistors et 1 inverseur
b 2 transistors et 2 inverseurs
III 3 5 3 Portes dynamiques :
En fonctionnement impulsionnel le MOS se comporte comme un interrupteur,
lexistence des capacits associes la structure rend le fonctionnement du transistor en
dynamique (charge dcharge des capacits parasites).
On va examiner, dabord, les inverseurs dynamiques. Les portes dynamiques se partagent en
portes proportionnelles et en portes non proportionnelles.

a- Inverseurs proportionnels :
Linverseur de base MOS fournit une tension de sortie, au niveau bas, proportionnelle
la rsistance du canal conducteur R
ON
du transistor signal et du transistor de charge : do le
nom inverseur proportionnel.







39

Soit deux inverseurs en cascade, le premier a pour rle exclusif de charger et dcharger la
capacit de charge du second inverseur. Pour isoler compltement ces deux inverseurs, on peut
intercaler un transistor en interrupteur comme le montre la figure 41.

Note : On peut raliser une porte synchrone en attaquant en impulsion le transistor Q
2
afin de
ne le mettre en service quen des priodes bien dfinies.

Pour obtenir le fonctionnement le plus satisfaisant, on utilise les deux constatations cites plus
haut. Dans la porte de la figure 43, les signaux dhorloge sont appliqus simultanment aux
grilles de Q
2
et Q
3
. En fonction du niveau dhorloge, Q
2
et Q
3
sont conducteurs ou bloqus.
Cette porte sappelle porte dynamique proportionnelle.

40

Note : Il existe un chemin continu entre V
DD
et la masse lorsque Q
1
est conducteur en prsence
du signal dhorloge (circuit proportionnel).
b Inverseurs non proportionnels prcharge :
Pour viter le courant continu qui circule entre V
DD
et la masse lorsque Q
1
est
conducteur, on ajoute un transistor supplmentaire dans la chane, comme le montre la figure
44, et on utilise deux signaux dhorloge
2 1
et . Afin de sparer les commandes dhorloges on
prvoit deux MOS pour la porte de transfert.

Le signal dhorloge
1
sert charger la capacit C
L ,
celle-ci tant " prcharge", le signal
2
Permettra de la dcharger si Q
1
est conducteur, sinon, elle restera dans ltat.
Remarques :
La chane rsistive du pont diviseur quivalent a disparu (dans ce cas) et la tension de sortie
nest plus proportionnelle au rapport des rsistances R
on
: ces rsistances apparaissent en srie
(selon les transistors activs) ; ainsi dit-on quil sagit dun inverseur non proportionnel .
Les signaux dhorloge
1
et
2
doivent succder dans le temps sans chevauchement, faute de
quoi lon se trouverait ramen au cas prcdent.
Une porte non proportionnelle prsente une grande vitesse de fonctionnement par rapport
une porte proportionnelle (2 5 MHz).
41
c - Inverseurs non proportionnels prcharge aliment par horloge :
Soit linverseur de la figure 45. On distingue le transistor signal Q
1 ,
une porte double de
transfert Q
3
et Q
4
, ainsi quun MOS pour lhorloge
1
et la prcharge. Selon les nivaux des
signaux
1
et
2
les cas suivants sont possibles :
4 2 I 2 1
Q et Q s transistor le , " 0 " V et " 0 " , " 1 " 1 = = = sont conducteurs et
L
C se charge
(prcharge).
3 1 I 2 1
Q et Q s transistor les , " 1 " V et " 1 " , " 0 " 2 = = = sont conducteurs donc
L
C se dcharge
la masse ( " 0 "
1
= ).
. 1 cas le
dans comme e arg ch se capacit la , bloqu non ou ant Q transistor le , " 1 " et " 1 " 4
e arg dch de min che aucun a y ' n il " 0 " V et " 1 " , " 0 " 3
1 2 1
I 2 1
= =
= = =

Par consquent, il ny a pas de contrainte pour
2 1
et , elles peuvent se chevaucher.
d Portes proportionnelles et non proportionnelles :
Les portes dynamiques drivent simplement des portes statiques, transposes grce aux
montages dinverseurs dynamiques tudis prcdemment. Exemples :

42



III 3 6 - Portes logiques CMOS :
Elles sont semblables aux portes logiques en technologie NMOS. Lutilisation du
transistor canal P permet dans certains cas de simplifier les schmas : la cas des portes
CMOS.

III 3 6 1 - Portes Statiques :
a Portes NAND :
Une porte NAND deux entres en CMOS est ralise par deux MOS canal P connects en
parallles, et deux MOS canal N sont relis en srie comme le montre la figure 49. La sortie
est au niveau bas lorsque les deux entres A et B sont au nivaux haut. Si lune ou lautre, ou les
deux entres sont au niveau bas, la chane srie (NMOS) est coupe tandis que la sortie est au
niveau haut. Pour obtenir une porte NAND plusieurs entres en CMOS on ajoute chaque fois
un PMOS en parallle et un NMOS en srie.
43


b Portes NOR :
Dans la figure 50, nous avons reprsent une porte NOR deux entres en C.M.O.S
Elle est constitue de deux transistors N.M.O.S montes en parallles et deux P.M.O.S
connects en srie (cas inverse de la porte NAND). La sortie est au niveau bas lorsque lentre
A ou B ou les deux sont au niveau haut. Dans cet tat les P.M.O.S sont bloqus et les N.M.O.S
sont conducteurs.

Fig. 50 : Porte NOR 2 entres en technologie CMOS
Remarques :
Pour des raisons technologiques on prfre lutilisation des portes NOR en technologie
N.M.O.S et des NAND en technologie C.M.O.S.
III 3 6 2 Portes dynamiques :
a Porte de transfert (interrupteur) :
La porte de transfert en technologie C.M.O.S est constitue dun N.M.O.S attaques par des
signaux dhorloges opposs, de faon que les deux transistors soient simultanment passants ou
bloqus. Un exemple est montr sur la figure 51.
44

Note :
Lutilisation des portes de transfert simples ou complmentaires peut dans certaines cas
simplifier les schmas et amliorer les performances.
b Porte XOR (OU exclusif) :
Elle peut tre ralise partir dinverseurs et de portes de transfert en technologie
CMOS un exemple de porte XOR est donn sur la figure 52.
Si B est au niveau haut la porte de transfert est passante et linverseur 1 est bloqu et par suite
S = A
Si B est au niveau bas la porte de transfert est bloque et linverseur 1 est passant et par suite
A S = .


IV : PROBLEMES DINTERFACE :
IV 1 Introduction :
Deux familles de technologies diffrentes sont compatibles quand on peut
interconnecter des lments des deux familles sans intermdiaire. Quand la compatibilit nest
pas possible, il faut raliser des circuits dinterface.
45

Pour connecter deux portes de technologies diffrentes, exemple de la figure 53, on doit
respecter les conditions suivantes :
. On doit avoir :
max 2 IL max 1 OL min 2 IH min 1 OH
V V et V V
. Les courants de sortie
1 OL 1 OH
I et I doivent avoir le mme sens que les courants dentre
2 2 IL IH
I et I et suprieurs ceux-ci.
On distingue trois types de liaisons en fonction du sens du courant :
.. Liaison extraction de courant dans laquelle la sortie au niveau bas du circuit 1 extrait du
courant de lentre du circuit 2 quil commande (cas des familles T
2
L).
.. Liaison injection de courant dans laquelle la sortie au niveau haut du circuit 1 injecte du
courant dans lentre du circuit 2 quil commande (cas des familles ECL).
.. Liaison commande par tension sans courant (cas des familles MOS et CMOS).
. Il faut que les dures des fronts de signaux de sortie (t
r
et t
f
) soient compatibles avec celles
des entres. Si t
r
et t
f
sont trop lents les signaux restent trop longtemps dans la zone
dincertitude (V
ILmax,
V
IHmin
) et provoquent des oscillations sur les signaux de sortie des circuits
commands.
Remarques :
.. Dans les circuits en technologie MOS et CMOS le courant dentre est faible (il correspond
au courant traversant le circuit de protection contre les charges lectrostatiques). Dans ce cas la
sortance est limite par le retard ltablissement des signaux de sortie charge par rapport aux
signaux de la mme sortie vide ; soit t ce retard, V lexcursion logique, I
s
le courant
disponible la sortie, C
s
la capacit de sortie et n.C
E
la somme des capacits dentre des n
circuits commands.
Ce qui donne : t V C n C I
E s s
+ / ). . (
46
Soit
|
.
|

\
|

s s
E
C I
V
t
C
n
1

.. Considrons une porte T
2
L dont la sortie commande n entres de circuits T
2
L. Nous avons vu
que chaque entre extrait A 40 au niveau haut et injecte 1.6mA au niveau bas.

Soit

D BE B CC OH
V V I V V =
4 4
3
. 10 . 6 , 1
avec
4 B OH
I ) 1 ( I +
on a : V 5 , 3 10 . 25 , 1 . n 5 , 3 V
3
OH
=


avec V 75 . 0 V et V 75 , 0 V , k 6 , 1 2 R , 50
D 4 BE
= = = =
de mme on a pour le niveau bas :
= + + = 20 avecR n . 03 , 0 1 , 0 I . R ) V ( V
sat OL sat 3 CEsat OL

Il en rsulte que :
Le niveau haut de la tension de sortie dpend trs peu de n
Le niveau bas de la tension de sortie dpend beaucoup de n
En conclusion la charge influe sur limmunit aux bruits.
IV-2 Comptabilit en circuits de la mme famille :
47
Quand les circuits appartiennent la mme famille technologique ou des sous
familles diffrentes, la compatibilit est toujours possible :
Pour les tensions
Pour les courants condition davoir :

max OL IL
I I et

max OH IH
I I
Pour les sous familles C.M.O.S il faut quelles soient alimentes par V V
DD
5 =
IV 3-Comptabilit entre les familles T
2
L et CMOS
On rappelle les conditions cites plus haut :
Tension dalimentation pas trop diffrentes ou mieux gales

max IL max OL min IH min OH
V V et V V
Mme sens des courants ) ( ) (
IL OL IH OH
I et I et I et I



IL max OL IH max OH
I I et I I

Technologie T
2
L CMOS
N LS S ALS AS FAST 4000 HC
*
HCT
*
V
CC
(V) 5 5 5 5 5 5 5 5 5
V
IHmin
(V) 2 2 2 2 2 2 3.5 3 .15 2
V
OLmax
(V) 0.5 0.5 0.5 0.4 0.4 0.5 0.4 0.4 0.4
V
ILmax
(V) 0.8 0.8 0.8 0.8 0.8 0.8 1.5 1.1 0.8
V
OHmin
(V) 2.4 2.7 2.5 2.7 2.7 2.5 4.5 3.7 3.7
I
IHmin
(A) 40 20 50 20 20 20 - quelques nA
I
ILmax
(mA) -1.6 -0.36 -2 -0.2 -2 -0.6 + quelques nA
I
OHmin
(mA) -0.4 -0.4 -1 -0.4 -2 -1 -0.4 -4 -4
I
OLmax
(mA)

16 8 20 4 8 20 20 0.4 4 4
Tableau 1 : Paramtres de comptabilits des familles T
2
L et CMOS
* H.C : High speed CMOS
H.C.T compatible avec T
2
L
48
Interprtation du tableau :
On constate que les sous familles T
2
L sont compatibles entre elles et les sous familles
CMOS sont compatibles entre elles lorsque V V
CC
5 = et aussi les portes HCT MOS et T
2
L sont
compatibles entre elles . Les comptabilits possibles entre les diffrentes sous familles sont
rsumes sur le tableau suivant :

Vers
De
T
2
L HCTMOS HCMOS CMOS
T
2
L
HCTMOS
HCMOS
CMOS
Tableau 2
Comptabilit sans problme
Comptabilit si HCMOS aliment en 3V ; sinon il ncessite un circuit dadaptation
Comptabilit possible condition dutiliser un circuit dinterface alignant les niveaux de
tension.
Comptabilit pour les tensions mais pas pour les courants en T
2
L-N seulement ; dans ce
cas on utilise des circuits tampons (buffers).
Notes :
- Des circuits de familles diffrentes aliments par la mme tension nont pas besoin de circuit
de translation des deux niveaux haut et bas.
- Quand les circuits de familles diffrentes sont aliments par des tensions diffrentes il faut
intercaler un circuit de translation des deux niveaux haut et bas ; lexception de T
2
L (+5V) et
HCMOS (+3V).
IV 4 Interface sans circuits de translation des niveaux :
IV 4 1 T
2
L vers CMOS :
Les circuits CMOS sont aliments par V
DD
= 5V. Une rsistance de rappel au +5V doit
tre utilise pour relever le niveau haut de la T
2
L. En effet, le niveau haut dune porte T
2
L est
suprieur 2.4V, alors que les circuits CMOS rclament une tension dau moins 3.5V.
49

Lorsque les CMOS ne sont pas aliments par +5V, on doit intercaler un circuit T
2
L collecteur
ouvert entre les deux familles. (Les portes collecteur ouvert sont nombreux, on cite titre
dexemple les portes : 7407/7406 et 7417/7416).

b Interface T
2
L vers CMOS laide dune porte HCTMOS

IV 4 2 T
2
L vers HCMOS et HCMOS vers T
2
L :
Il y a compatibilit totale lorsque T
2
L est alimente par +5V et HCMOS par +3V et
lorsque cette dernire est alimente par +5V nous avons les possibilits suivantes :

50
Note :
Lorsquune porte HCMOS est alimente par V
DD
diffrente de +3V, on doit utiliser des circuits
de translation pour connecter HCMOS vers T
2
L (voir paragraphe IV-5-1).
IV 4 3 CMOS vers NMOS et NMOS vers CMOS :
Les circuits CMOS peuvent commander les circuits NMOS sans rsistance
supplmentaire car limpdance dentre des circuits NMOS est trs grande, de mme les
circuits NMOS peuvent commander des circuits CMOS sans ou avec une rsistance de rappel
R
p.

Note :
Quand les solutions prcdentes fonctionnent mal ou ne marche pas, on intercale un circuit de
la famille HCTMOS.
IV 4 4 NMOS vers T
2
L :
Cette liaison directe nest possible que si V
DS
< 0,3 V lorsque I
DS
= 1.6mA, sinon il faut
ajouter un circuit grande impdance dentre (comparateur, trigger hystrsis et sortie T
2
L
).

51
IV-5 Interface avec circuits de translation des niveaux :
Lorsque des circuits de technologies diffrentes sont connectes en sries et/ou lorsque
les tensions dalimentation sont diffrentes, on adopte le schma dinterface suivant :

Le circuit de translation assure la compatibilit en niveau et en impdance.
Note :
On trouve dans le march certains circuits ralisant la translation des niveaux haut et bas des
tensions. Quand ce nest pas le cas, on doit fabriquer son circuit.
IV 5 1 Interfaces T
2
L LS (5V) et HCMOS (3 ou 6V) :
On utilise souvent des circuits drain ouverts de translation de niveaux 74 HC 4049 / 74
HC 4050 ; chacun de ces circuits a une sortance qui lui permet dattaquer deux entres T
2
L.LS
ou un grand nombre dentres CMOS. ( Il existe dautres portes telle que 74C907/74HC05).

IV 5 2 Interfaces CMOS (standard) HCMOS (74HC) :
Nous avons vu que lorsque les portes CMOS et HCMOS sont alimentes par la mme
source V
DD
= +5V, il y a compatibilit entre ces deux portes (voir paragraphe IV-3). Quand les
tensions dalimentation sont diffrentes on utilise des circuits de translation des niveaux
logiques.
52
9 15 5 9 15 5

IV-6-Interfaces entre les portes ECL et les autres familles logiques :
La tension dalimentation dune porte ECL est ngative, alors que toutes les autres
familles sont alimentes par une tension positive. La famille logique ECL tant la plus rapide et
fortement dissipative, et par suite des circuits dinterface sont ncessaire pour relier des circuits
ECL des circuits T
2
L ou CMOS.
IV-6-1- Interface ECL T
2
L :
La liaison entre les circuits ECL et T
2
L est assure par lintermdiaire des circuits
appels translateur. On trouve deux types de circuits translateur :
Interfaces unidirectionnelles ayant des circuits dentres dans une famille et des circuits de
sortie dans lautre.
Exemple : 10124/10524 pour T
2
L ECL 10K
10125/10525 pour ECL 10K T
2
L
Interfaces bidirectionnelles qui permettent la transmission des signaux dans lun ou lautre des
deux sens sous la commande de signaux prvus cet effet.
Exemple : 10804/10805 pour T
2
L ECL 10K
Le schma de principe est donn sur la figure 63.

Le principe des circuits translateur consiste dune part translateur un signal ngatif
un autre positif et dautre part lamplifier. En technologie ECL lexcursion logique est de
lordre de 0.8 V alors quen technologie T
2
L elle est de 2.5 3V.
53
Un exemple de circuit dinterface est donn sur la figure suivante :

IV 6 2 Interface T
2
L ECL :
Le passage des circuits T
2
L des circuits ECL seffectue facilement avec des ponts de
rsistance. Ces derniers attnuent lexcursion logique et dcalent les niveaux. Un exemple est
reprsent sur la figure 65.

IV-6-3-Interface ECL CMOS :
Les principes restent les mmes que pour les liaisons T
2
L vers ECL. Un exemple de
translateur est donn sue la figure suivante :

54
La rsistance R
0
assure le blocage ou la saturation du transistor Q
0
.
Notes :
Lorsquon alimente des circuits HCMOS entre 5,2 V (borne masse) et 0V (borne positive)
la liaison directe avec lECL est possible.
Pour des alimentations V
DD
> 0, le principe est le mme que pour le passage du T
2
L vers
ECL.
V CELLULES DE MEMORISATIONS :
V-1- Classification des mmoires :
La fonction mmoire a une importance considrable dans les circuits intgrs,
soit par son aspect composant, soit par laspect fonction de base des circuits intgrs. Une
classification des mmoires peut seffectuer selon diffrents critres. Le type daccs
linformation stocke peut tre alatoire ou squentiel, la nature de laccs peut tre simplement
une lecture ou comporter une possibilit dcriture. La dure de rtention de linformation peut
tre permanente ou limite dans le temps.
V-1-1- Mmoires lecture seule (mmoires mortes) accs alatoire :
1 Les ROM ( Read - Only Memories ) : Ce sont des mmoires lecture seule, enregistres
une fois pour toutes par le fabriquant
2 Les PROM (Programmable ROM) ; Ce sont des ROM non programmes par le fabriquant
et livres vierges, lutilisateur les inscrit lui mme en fonction de son programme. Une fois
programmes elles se comportent comme des ROM.
3 Les REPROM ou ROM reprogrammables : Il sagit des PROM que lon peut
ventuellement effacer et rinscrire.
V-1-2- Mmoires lecture et criture ( mmoires vives) :
1 Les RAM (Random Access Memory ) : On peut distinguer deux grandes familles :
Statiques (SRAM) et dynamiques (DRAM). Chaque cellule de la mmoire peut tre atteinte en
mme temps quelque soit sa position. Les DRAM ncessitent une rgnration priodique de
linformation ; et les SRAM sont plus coteuses. Les RAM sont des mmoires quon peut
crire, lire, effacer et rcrire, etc, volont.
2 Les RAD (Registre Dcalage) : Il sagit des mmoires accs squentiel, dans lesquelles
linformation se dplace dune cellule lautre. La notion de RAD implique une connexion
srie dlments mmoires synchrones et non transparents (bascule D ou matre esclave).
3 Les piles : Gnralement connues sous le vocabulaire anglo-saxon de LIFO (Last In
First Out) qui signifie : la dernire information introduite est la premire extraite, ou de FIFO
(First-In-First-Out) qui signifie : la premire information introduite est la premire extraite. Les
piles sont essentiellement des mmoires vives avec gestion dadresse particulire transparente
lutilisateur.

55
Remarque :
Dans une mmoire statique linformation se maintient indfiniment ( condition que les
tensions et les courants se maintiennent), alors que dans une mmoire dynamique linformation
tend disparatre, il faut la rcrire priodiquement : cest lopration de rafrachissement.
V-2-Caractristiques des mmoires :
Une mmoire est caractrise par :
1 Sa capacit : volume dinformation, mesur en bits, quelle peut emmagasiner.
Le bit (binary digit) est lunit dinformation numrique binaire (0 ou 1).
Le digit (digital unit) est lunit gnrale dinformation numrique.
Le mot se compose de un ou plusieurs bits : 1,2,4,8,16,32 bits
Un octet est un mot de 8 bits.
Un Kilo bits vaut 1024 en binaire.
2 Son organisation : une mmoire travaille sur des mots dont il faut prciser la longueur et la
quantit. Le produit nombre de mots par son longueur redonne sa capacit.
3 Ses temps caractristiques :
Temps dcriture : le temps qui spare linstant o linformation enregistrer et
ladresse sont fournis lentre de la mmoire et linstant o linformation est effectivement
inscrite.
Temps de lecture : le temps qui spare le moment dapplication de ladresse et
linstant o linformation est disponible la sortie.
Temps daccs : sa dfinition est semblable celle du temps de propagation.
V-3- Mmoires SRAM :
Les SRAM sont gnralement organises de faon matricielle, avec une accs
par ligne de mot et par colonne de bit. La cellule lmentaire (point mmoire ou cellule
mmoire) dune SRAM est constitue par un circuit bistable ayant deux tats stables
reprsentes par les valeurs 0 et 1. Dans le cas des mmoires vives les donnes sont extraites ou
introduites par lintermdiaire de deux bus de donnes B et B . Laccs se fait par
lintermdiaire dun bus de slection S
L
.
56

V-3-1- Ralisation des points mmoires en technologies MOS :
Les points mmoires en technologies MOS sont raliss avec des inverseurs NMOS ou
CMOS classiques.

57
Principe de fonctionnement :
Les transistors Q
1
et Q
2
constituent le bistable et sont chargs par Q
3
et Q
4
. Lorsque les
interrupteur P
1
et P
2
sont bloqus le point mmoire (circuit bistable) est isol et conserve la
dernire position acquise. Considrons que linverseur Q
2
ltat haut 1 et linverseur Q
1

ltat bas 0 . Pour lire cette information, les portes de transfert P
1
et P
2
sont conductrices
grce une impulsion applique sur la ligne de mot S
L
. Un courant passera alors travers P
2

dans la ligne de bit de droite B, quon peut appeler ligne de bit 1 , par opposition celle de
gauche B , qui sera ligne de bit 0 . Lcriture dune information se fait galement en rendant
conductrice P
1
et P
2
et en portant lune des lignes de bit ltat bas 0 . Elle impose son tat
linverseur considr, donc au bistable, aprs toutes fois que la capacit de structure charge du
MOS se soit dcharge.
V-3-2- Ralisation des points mmoires en technologie bipolaire :
La cellule mmoire dune SRAM en technologie bipolaire est constitue dun
circuit bistable deux transistors multimetteurs monts en slection un paramtre lecture et
deux paramtres lcriture, comme le montre le figure 69.

Principe de fonctionnement :
Lorsque Q
2
est satur, la tension de son collecteur est de lordre de 0,3 V infrieure la
tension V
BE
(rendant Q
1
passant), par suite Q
1
est bloqu.
Quand Q
2
est bloqu, Q
1
est passant. Au repos la ligne dadresse (ligne de mot) est au niveau
bas ( voisin de 0,3 V) et les lignes de bites sont 0,5 V (galement niveau bas) et ne sont
parcourues par aucun courant, contrairement aux lignes de mots. Si on veut crire une
information on porte la ligne de bit convenable et la ligne dadresse 3V. Considrons que la
ligne dcriture des 1 soit porte 3V, Q
1
est forcement bloqu et Q
2
devient passant (la
ligne dcriture des 0 reste 0,5 V).
V-4- Mmoires DRAM :
Les mmoires DRAM sont trs rpondues grce sa grande capacit dintgration. En
effet, la structure trs rptitive de ce type de mmoires permet loptimisation dune
technologie sur les critres de vitesse et densit dintgration avec des effets mesurables dune
manire trs simple (surface, temps daccs).
V-4-1 Point mmoire :
58
Il est constitu dune capacit de stockage et de son transistor de slection. Le circuit le
plus simple est donn sur la figure 70.Le transistor MOS est slectionn par la ligne de mot
(ligne de slection ou dadresse) et la capacit C
s
qui est intgr ct du transistor MOS,
constituent la cellule mmoire.

La surface de la cellule est le critre doptimisation principal de la technologie qui doit dons
trs adapte au point mmoire. Le principale problme de la conception des mmoires DRAM
rside dans la lecture de linformation. En effet, cette information stocke dans C
s
de faible
valeur (surface rduite) doit tre lue par lintermdiaire dune ligne de bit longue donc trs
capacitive ( C
L
grande). Comme le circuit na pas damplification, il prsente quelques
inconvnients : le plus grave est la mise en srie de la capacit parasite C
L
de la ligne de bit
avec la capacit C
s
de stockage, ce qui diminue lamplitude du signal disponible la lecture. Si
on augmente C
s
(augmentation de sa surface) le problme prcdent est corrig, mais il
saccompagne dune rduction de la vitesse dcriture et diminue la densit dintgration.
V-4-2- Lecture du point mmoire :
Si la ligne de mot S
L
est au niveau bas (avant slection et lecture), la ligne de bit est
prcharge V
DD
(C
L
est charge). La tension aux bornes de C
s
est V
DD
V
P
avec V
p
= V
DD
lorsque C
s
est dcharge et V
p
= 0 lorsque C
s
est dcharge et V
p
= 0 lorsque C
s
est charge.
Lorsque la ligne de mot est active (S
L
= 1) la tension sur la ligne de bit est relativement gale
). C C ( / C V V
S L L DD p
+ Avec C
L
>> C
s
on a :
DD p
V V .
Lcart de tension sur la ligne de bit aprs slection, entre la lecture dun 1 et dun 0 est
donc :
) C C ( / C . V V V V
S L S DD P DD
+ =

59
V 4 3 Problmes de rafrachissement :
La charge contenue dans la capacit C
s
ne se maintient pas cause des courants de fuite
(courant inverse de la jonction). Il faut donc priodiquement rafrachir linformation contenue
dans la cellule laide dune lecture suivit dune rcriture. Suivant la taille de la capacit
mmoire, le temps minimal entre deux rgnrations peut tre estim de 1 5 ms. Au dessus de
ce temps la lecture risque de ntre plus possible sans erreurs. Les fabricants des DRAM
prcisent les conditions de rafrachissement qui doit tre command de lextrieur par des
circuits logiques.
V 5 Mmoires ROM :
Dans les mmoires ROM (Read-Only-Memory) le codage des informations est assur
par le fabricant, daprs les instructions de lutilisateur, au moment de la dernire opration de
fabrication. Les bits 1 et les bits 0 sont assurs par la connexion ou non des transistors
de chaque point mmoire aux lignes de bits.

V-6-Mmoires PROM :
Les mmoires PROM sont des mmoires ROM programmables par lutilisateur, ce
dernier ralise la programmation laide dune appareil appel programmeur de PROM
dans lequel il introduit le code inscrire dans une lecture de support informatique qui agit sur
les gnrateurs des tensions appliques sur les broches du circuit programmer. On distingue
deux techniques de programmation :
- Dtruire un fusible
- Dtruire une jonction
V-6-1-Mmoires PROM fusibles :
Dans les PROM fusibles, on connecte un fusible en srie avec chaque point
mmoire. Le fusible est une connexion volontairement rtrcie supportant, sans fondre, le
courant de fonctionnement normal I
lec
mais fondant lorsque le courant de programmation I
prog

le traverse. Les fusibles sont raliss par plusieurs faons dont la plus utilise est lalliage de
Ni-Cr (Nickel-Chrome) ou Ti-W (Titane-Tingstne) (figure 73).
60


Remarque :
Il existe des fusibles au silicium polycristallin dop, raliss laide dune technique homogne
avec celle des autres circuits de la mmoire.
V-6-2-Mmoires PROM jonctions :
Dans ce type de mmoire llment de connexion entre la ligne de mot et la ligne de bit
est u circuit constitu de deux diodes en tte-bche, comme le montre la figure 74.

Principe de fonctionnement :
Si on porte la ligne de mot V
CC
et on applique sur la ligne de bit un train dimpulsion
qui met la diode court-circuit en rgime davalanche et fait fondre localement sa jonction,
alors la ligne de mot et la ligne de bit sont connectes par une diode polarise en direct en srie
avec la rsistance de la jonction dgrade (10 50 Ohm).