TEMA 5: Circuitos digitales

Tema 5: Circuitos Digitales
INDICE 5.1 Introducción ................................................................................................... 5-2

5.1.1 Circuitos digitales. Familias lógicas ........................................................... 5-2 5.1.2 Caracterización de circuitos lógicos .......................................................... 5-3 5.2 Familias lógicas básicas. Lógica combinacional..................................................5-8 5.2.1 TTL ........................................................................................................ 5.2.2 ECL ....................................................................................................... 5.2.3 CMOS .................................................................................................... 5.2.4 Pseudo-NMOS ....................................................................................... 5.2.5 Lógica de transistores de paso ............................................................... 5.2.6 Lógica dinámica ................................................................................... 5.2.7 BiCMOS ............................................................................................... 5.3 Circuitos lógicos secuenciales ....................................................................... 5.3.1 Circuitos biestables................................................................................. 5.3.3 Flip-flop D. Master-slave ......................................................................... 5-8 5-11 5-14 5-17 5-18 5-20 5-22 5-23 5-24 5-26

5.3.2 Flip-flop SR CMOS. Topologías alternativas ........................................... 5-24 5.3.4 Circuitos multivibradores: Monoestable, astable, osciladores .....................5-27 5.4 Memorias semiconductoras............................................................................... 5-29 5.4.1 Tipos y arquitecturas.................................................................................. 5-29 5.4.2 Organización del chip de memoria............................................................... 5-30 5.4.3 Temporización .......................................................................................... 5-31 5.4.4 Celdas de memoria CMOS RAM (estática y dinámica)............................. 5-31 5.4.5 Amplificadores de salida......................................................................... 5-34 5.4.6 Decodificadores de dirección (filas y columnas)..........................................5-35 5.4.7 Memorias CMOS ROM: PROM y EPROM ............................................ 5-37 5.5 Bibliografía ........................................................................................................5-39

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5.1 Introducción
5.1.1. Cicuitos digitales. Familias lógicas
Se denomina familia lógica, al conjunto de circuitos integrados que son fabricados utilizando una puerta básica determinada. Las características esenciales de cada farmilia lógica son: 1) todos los circuitos de una misma familia poseen propiedades eléctricas y temporales similares, es decir, los mismos parámetros de conmutación. Como consecuencia de esto último, 2) todos los circuitos de una misma familia se pueden conectar entre sí directamente. Para conectar puertas de diferentes familias normalmente hay que utilizar circuitos especiales o etapas de interfase. En función del tipo de transistor utilizado para realizar las puertas, hay dos grandes grupos de familias: - Familias bipolares: Utilizan como base el BJT (Familias TTL, ECL, etc.). - Familias MOS: Utilizan el transistor MOS (Familias NMOS, CMOS, etc.). Además, dentro de cada familia, existen subfamilias que tienen características especiales para mejorar determinados comportamientos específicos necesarios en aplicaciones particulares. Por tanto, a la hora de hacer un diseño habrá que elegir aquella familia y subfamilia que mejor cumpla los requerimientos del mismo, en base a flexibilidad lógica, velocidad de operación, catálogo de funciones lógicas disponibles, ruido, temperatura de operación, consumo de potencia, tensión de alimentación, área y coste final. Otras familias, como la BiCMOS o ArGa, pueden tener interés en contextos muy restringidos y solo los mencionaremos puntualmente. Daremos a continuación unas breves pinceladas sobre la implantación actual de las tecnologías indicadas en la Fig. 5.1, y de sus ventajas e inconvenientes. Posteriormentre, en el resto del tema se analizarán circuitos digitales realizados con cada una de ellas. Las tecnologías CMOS son actualmente las que dominan el mercado de circuitos integrados (ICs) gracias a una serie de ventajas, entre las que sobresale un reducido consumo de potencia frente, no solo a tecnologías bipolaes, sino también a otras alternativas MOS. Básicamente, las tecnologías CMOS han triunfado gracias a varias propiedades: - Los circuitos lógicos CMOS disipan mucha menos potencia que las alternativas BJTs. Esto hace factible una mayor densidad de encapsulado dentro de un mismo chip, sin un incremento de la temperatura excesivo y controlado. - Poseen muy alta impedancia de entrada (puerta del MOS), que puede ser utilizada para el almacenamiento de carga temporalmente en circuitos lógicos de memoria. Inviable en circuitos bipolares.
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- Alta densidad de integración (dimensiones mínimas de hasta 60nm), lo que permite empaquetar en un mismo substrato un número muy elevado de funciones. Son las tecnologías CMOS las que han evolucionado desde unas pocas puertas por chip (SSI, baja escala de integración, menos de 10 puertas), hasta los de media escala (MSI, menos de 100 puertas) y de aquí hasta los circuitos VLSI y ULSI (Very and Ultra Large Scale of Integration) actuales que pueden llegar a contener hasta millones de puertas lógicas. Los circuitos CMOS son substituidos en algunas aplicaciones por las pseudo-NMOS (por analogia con la lógica NMOS) o por la lógica con transistores de paso. A veces, en aplicaciones que requieren elevada velocidad, con baja disipación de potencia, se utiliza la lógica CMOS dinámica. Los circuitos CMOS se usan asímismo en la fabricación de chips de memoria. Las familias lógicas bipolares son (TTL y ECL) poco utilizadas en la actualidad. A pesar de ello, la familia TTL (Transistor Transditor Logic) fue la primera que apareció con capacidad de resolver de forma completa un problema de diseño lógico. En la actualidad es incapaz de competir con la CMOS VLSI. Existen versiones optimizadas para baja alimentación, bajo consumo o elevada velocidad, pero poco utilizadas. Lo mismo le ocurre a la la familia ECL (Emiter Couple Logic), utilizada solo en aplicaciones de muy elevada velocidad de operación, a costa de incrementar notablemente el consumo de potencia y el coste en área de silicio. La familia BiCMOS combina alta velocidad con bajo consumo de potencia. Puede dar soluciones óptimas en algunas aplicaciones que justifiquen el uso de procesos tecnológicos complejos. La familia ArGa (Arseniuro de Galio) permite, a priori, velocidades de operación muy elevadas. No obstante, aún no ha madurado lo suficiente y resulta difícil de controlar tecnológicamente. Tecnologías de IC

Tr de an Pa sist so or es

C di MO ná S m ic a

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Fig. 5.1. Tecnologías de fabricación de circuitos Integrados (IC) Digitales.

5.1.2: Caracterización de un circuito lógico
Los circuitos digitales utilizan señales lógicas para el procesado de la información. Estas señales toman valores discretos (“0” y “1”), que son adimensionales y que cambian,
5-3

P N seu M do O S

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regidos por un ciclo de reloj o máquina. Por contra. que evolucionan en el tiempo a una determinada velocidad. Para ello se definen una serie de parámetros (denominados parámetros de conmutación) y variables adecuada que modelen el comportamiento de los circuitos digitales en función de su realización y permitan distinguirlos a unos de otros dependiendo de sus prestaciones. Producto potencia-retardo. Definiciones de los niveles lógicos a la entrada y la salida de una puerta lógica (inversor). reales. las señales eléctricas que soportan físicamente a las digitales. vO VOH VOL VIL VIH vI Fig.Parametros de conmutación estáticos.Parametros energéticos. teniendo en cuenta naturaleza eléctrica de las estas señales. 5. .Parametros de conmutación dinámicos. con el modelo lógico empleado en circuitos digitales.TEMA 5: Circuitos digitales generalmente. Podemos definir tres grupos de parametros de comportamniento: . .vI). Parámetros de conmutación estáticos. Se pueden dividir en los siguientes grupos: a) Tensiones de nivel bajo y alto. Se definen las tres regiones: 1) Región de entrada baja: vI < VIL 2) Región de transición: VIL < vI < VIH 3) Región de entrada alta: VIH < vI También se pueden definir los valores extremos y típico: 5-4 . se componen de tensiones e intensidades. Están relacionados con la característica de transferencia estática (DC) de una puerta lógica (tensión de salida vs tensión de entrada vO . Potencia estática y dinámica. La caracterización de un circuito lógico supone relacionar las señales eléctricas.2.

max 5-5 . VOL.max: máximo valor que es reconocido a la salida como un cero lógico. b) Tensiones umbrales. VIH.min: mínimo valor que es reconocido a la entrada como un uno lógico (pendiente -1). Definición gráfica de los márgenes de ruido.min . Margen de ruido del nivel ALTO: NMH = VOH.max < VIL.max .min > VIH. y ha de ser evitada. VIL.min VDD vI vO VOH. Condiciones: a) Región de incertidumbre estrecha.max NMH Incertidumbre NML VOL.TEMA 5: Circuitos digitales VOH.max: máximo valor que es reconocido a la entrada como un cero lógico (pendiente -1).min VIL. Definen la región de incertidumbre o de transición. VOH. b) Rango de valores de entrada amplios.max 0 Fig.tip: valor nominal del uno lógico.tip: valor nominal del cero lógico. VIL.mim VIH. VOL.min Margen de ruido del Nivel BAJO: NML = VIL.min: mínimo valor que es reconocido a la salida como un uno lógico. 5.min c) Márgenes de ruido. Establecen la sensibilidad de un circuito lógico al ruido eléctrico. VOL.VOH.max VOH.VIH.3.max < vI < VIH.

Tiempo de propagación de nivel bajo a alto en la salida. la velocidad de los circuitos digitales. Fan-out: Número máximo de puertas lógicas que puede atacar una dada. Parámetros de conmutación dinámicos. como consecuencia de una conmutación en la entrada: tPHL vI VL 50% tPHL vO tPLH VH 50% VL Fig. d) Fan-Iin y Fan-out.Tiempo de bajada: tF vO 90% 10% Fig. es decir. sin degradar su operación lógica. . 5-6 . 5. Caracterizan de diversas formas los retrasos en las transiciones de uno a cero y viceversa.5. como consecuencia de una conmutación en la entrada: tPLH . 5.4.Tiempo de subida: tR . Tiempos de propagación de nivel bajo y alto. a) tiempos de transición. Tiempos de subida y bajada. Ambos están relacionados con el mantenimiento de los niveles lógicos adecuados a la entrada y a la salida.Tiempo de propagación de nivel alto a bajo en la salida. .TEMA 5: Circuitos digitales Los márgenes de ruido han de ser lo más elevados posibles. Fan-in: Número máximo de puertas lógicas que se pueden conectar a una dada sin degradar la operación lógica de esta última. tR VH tF VL b) tiempos de propagación.

DP = P media ⋅ t P (5. Existen dos contibuciones a la potencia media consumida: Potencia estática: es la potencia media que consume el circuto mientras no se produce ningún cambio en las entradas/salidas o señales de reloj. Una gestión óptima de la potencia ha de anular el consumo de potencia estática y reducir al máximo la dinámica. Potencia dinámica (o de conmutación): es la potencia media que disipa la puerta lógica como consecuencia exclusiva de los proesos de conmutación o cambio de estado lógico. Es una figura de mérito asociada a la cantidad de energía necesaria para llevar a cabo una transición de estado lógico. Se asocia al consumo de energía de los niveles alto y bajo.2) (5.TEMA 5: Circuitos digitales . (uno y cero lógicos). Asociada a la potencia media se define el producto potencia-retardo.3) (5.Tiempo de propagación: t PLH + t PHL t P = --------------------------2 Parámetros energéticos. Se define como. Un valor bajo de DP implica una velocidad de conmutación elevada. La potencia media total es la suma de ambas.Tiempo de transición: tR + tF t T = -------------2 . Se suele expresar como potencia media en un periodo de reloj (segundos). Está relacionada con la la cantidad de energía que consume circuto para realizar adecuadamente la operación. 5-7 . con un bajo consumo de potencia.1) y se mide en Julios [J].

en concreto saturación.6.1: Familia TTL (Transistor Transistor Logic) El inversor TTL básico se muestra en la Fig. La entrada al circuito es el emisor de Q1 y la salida por el colector de Q3. Para demostrar que este circuito funciona como un inversor suponemos las dos estados de entrada: a) Si vI = 1 (es decir.2: Familias lógicas 5. vI=0. la unión base emisor de Q1. En él se incluyen dos transistores Q1 y Q3. VCC R RC vO vI Q1 Q3 Fig. un uno lógico. esta polarizada directamente.2. Inversor TTL básico. llega un momento en que ambas intensidades. a) vI pasa de 0 a 1 lógico. como la intensidad de base solo puede ser positiva. Esto significa que la salida era igual a VCC (5V) y debe pasar a vCEsat (0. lo cual nos indica que este transistor está en activa inversa (ZAI). Las intensidad de colector de Q1 es negativa e igual a la de base de Q3.2V) . así como las propias capacidades internas del circuito. Este estudio permite evaluar la velocidad de conmutación del inversor. La unión BE de Q1 está en polarización inversa y la BC en polarización directa.9V aproximadamente.2V que es un valor bajo salida. 5. En este caso.TEMA 5: Circuitos digitales 5. lo que es lo 5-8 . o cero lógico. debido a que la unión base-emisor conduce. b) Si vI = 0 (es decir.6. Veremos cómo se comporta este circuito en los transitorios.2V). La salida se hace entonces igual a VCC o equivalentemente. iC1 e iB3 se anulan. Por tanto la salida es VCE = 0. 5. Sin embargo. es decir. Es necesario para ello tener en cuanta la carga capacitativa CL a la salida del circuito que aparece como resultado del modelado las capacidades parásitas asociads a los posibles circuitos conectados a dicha salida. situando la base de Q1 a 0. si la intensidad de base de Q1 tiene el valor suficientemente alto como para llevar a Q3 a saturación. la evolución del circuito cuando las entradas conmutan de estado. vI=5V). provocando el corte de Q3. haciendo que Q3 este en zona de condución. La intensidad de colector tiende a ser positiva.

7b.2V hasta 5V (0 hacia 1).6KΩ R3=130Ω Q4 D V1* Vi Q1 Q2 V1 Q3 Vo CL R4=1KΩ Fig.7. aunque tiene la desventaja de necesitar dos entradas a los transistores Q3 y Q4 (las señales V1 Y V1* en la Fig.8. Estos procesos son muy lentos. Inversor TTL básico: (a) Transitorio de descarga. el condensador CL estaba cargado y se debe dercargar. 5.TEMA 5: Circuitos digitales mismo. Para acelerarlo. 5.8).8. Estas dos señales se obtienen mediante otra etapa con el transistur Q2 denominada divisor de fase. Esto. VCC=5V R1=4KΩ R2=1. obteniéndose la etapa de salida en totem-pole que se muestra en la Fig. la estructura TTL básica modifica su etapa de salida cambiando el pullup pasivo por uno activo Q4. En el circuito completo. VCC vO RC CL vO Q3 CL (a) (b) Fig. que además implica llevar el transistor Q3 desde saturación a corte previamente. Esto lo hace a través de Q3 como se muestra en la Fig. Ahora la situación es la contraria y la tensión de salida ha de evolucionar desde un 0. 5. Etapa de salida totem-pole con carga capacitiva. sobre todo la carga de CL a través de Rc. 5-9 . 5.7a. el diodo es necesario para que Q4 se corte asegurando el buen funcionamiento del circuito. proceso que es costoso en tiempo. (b) Transitorio de carga. Esto lo hace a través de Rc. por lo que el condensador. b) vI pasa de 1 a 0 lógico. 5. 5. ahora descargado. debe cargarse. hace que la carga de CL sea más rápida. como se muestra en la Fig.

los emisores quedan cortados y circula corriente desde VCC a través de Rl y de la unión BC de Ql hacia la base de Q2. la unión BE conduce. y se muestra en la Fig.9. Se observa en ella que el transistor de entrada es multiemisor. tanto a este transistor como a Q3 por lo que la salida es VCEsat de Q3 y por tanto un valor bajo.TEMA 5: Circuitos digitales La puerta NAND TTL básica La puerta NAND básica sigue la misma estructura que el inversor TTL. el valor de la tensión de colector de Q2 será. 8 = 1 V (5. Esto lleva a saturación al transistor Q4 y la salida será un valor alto. correspondiente dando lugar a una intensidad de base del transistor Ql procedente de VCC y que sale al exterior a través de la unión BE de este transistor (es por tanto una intensidad saliente). 5.6KΩ R3=130Ω Q4 D vI1=VOH vI2=VOH Q1 Q2 Q3 vO R4=1KΩ Fig. 5. a) Si todas las entradas están a nivel alto. El elevado valor de esta corriente de base de Q2 es suficiente para llevar para a saturación. 2 + 0. tiene tantos emisores como entradas tenga la puerta. Puerta NAND TTL básica. v C 2 = v CE 2 + v BE 3 = 0. VCC=5V R1=4KΩ R2=1. Vamos a comprobar que cumple la función NAND.9. sino que existe 5-10 .9 V insuficiente para hacer conducir a Q2 y Q3 que por tanto estarán cortados. Además con este estado de los transistores.4) y esa tensión no es suficiente para polarizar directamente a la unión BE de Q4 y al diodo por lo que esa rama está abierta y la salida es efectivamente un valor bajo.10. En este caso. es decir. La puerta NOR TTL La puerta NOR TTL tiene la estructura que se muestra en la Fig. 5. Aquí el transistor de entrada no es multiemisor. El funcionamiento es similar al de la puerta NAND. la tensión en la base de Q1 es del orden de 0. b) Alguna entrada tiene valor bajo. En estas condiciones. En este caso.

5. Se trata de circuitos en los que se evita la saturación de los transistores bipolares con lo que disminuye el tiempo de conmutación.11 se muestra el inversor básico. VCC y VEE. con tiempos de propagación menores de 1 ns. Cualquiera de las fuentes. 5. Inversor ECL básico.10. 5.2. Sin embargo siempre tiene 5-11 . 5. El inversor ECL básico En la Fig. Consta de un circuito de entrada constituido por un amplificador diferencial y una etapa de salida basada en un circuito seguidor de emisor que actúa como separador y restaurador de nivel. pueden llevarse a tierra.24KΩ Q1 Q2 300Ω Q3 Q4 NOR OR Seguidor de emisor 2KΩ 2KΩ VEE Fig.2: Familia ECL (Emiter Couple Logic) La familia ECL (Emitter Coupled Logic) es considerada como la más rápida actualmente.6KΩ 125Ω A 4KΩ B D A+B 1KΩ Fig.11.TEMA 5: Circuitos digitales un transistor Q1 por cada entrada y los divisores de fase Q2 están en paralelo de forma que basta con que uno de los dos conduzca para que la salida sea baja. VBB. VCC=5V 4KΩ 1. Amplificador diferencial VCC 270Ω y1 y2 vI VBB 1. Puerta NOR TTL de dos entradas.

Este valor es suficiente para hacer conducir al transistor Q4 en zona activa directa y el valor de salida por el terminal OR es. la salida NOR es la inversa de la entrada y el funcionamiento del circuito se basa en la conmutación entre el estado de los transistores Q1 y Q2. La mayor inmunidad al ruido se consigue cuando es VCC la que se conecta a tierra. a) vI es baja y menor que VBB: En ese caso el transistor Q1 está cortado con lo que 1a señal en y1 es VCC y la salida por el terininal NOR es V CC -vBE4 cual es un valor alto. de referencia. (5.Rc ic. La situación por tanto es simétrica de la anterior: la señal en y1 es la tensión de colector de un transistor en activa directa por lo que vNOR baja después de pasar por el seguidor de emisor. el transistor Q2 está conduciendo y el valor de las fuentes y de en zona activa directa con lo que el valor de la señal en y2 es VCC. v OR = V y 2 – v BE = V CC – i C R C – v BE que es un valor bajo. 5.5) 5-12 . Por otra parte. el margen de ruido es bajo en este tipo de circuitos que tiene además.12. la cual es muy rápida ya que los transistores no entran en saturación en ningún momento. b) vI es alta.TEMA 5: Circuitos digitales que cumplirse que VCC > V BB >V EE. En cualquier caso. Por otra parte. Vamos a demostrar que se comporta como un inversor. se conectarán como se muestra en la Fig. El principio de operación de este tipo de circuitos es introducir por la base de Ql la tensión de entrada y por la de Q2 una tensión fija de referencia vBB. se observa que la función de Q3 y Q4 es simplemente desplazar los valores de tensión que tienen en la base para hacerlos compatibles con los niveles lógicos de entrada de la familia. Igualmente la señal en es y2 es VCC y después de pasar por el seguidor de emisor la salida vOR es alta. Por tanto. Función OR y NOR con lógica ECL Para conseguir la función OR o NOR de varias entradas. muy poca diferencia entre niveles lógicos. Ahora el transistor Q1 conduce y la tensión en el emisor será vI -vBE1 > VBB por lo que el transistor Q2 se corta.

son las entradas de una puerta ECL. lo que hace que Q2 esté en activa. Se observa que sus niveles ALTO y BAJO son muy diferentes a los de otras familias por lo que se trata una familia de difícil conexión a otras. OR/NOR ECL de tres entradas. Se cumple por tanto la función OR y NOR de las entradas. A la salida se obtendrán las funciones OR y NOR de estas entradas. 5. 5-13 .13. Todo ello la hace una familia incomoda para trabajar con ella por lo que se utiliza básicamente cuando se requiere mucha velocidad ya que en ese aspecto son actualmente insuperables. Las curvas de transferencia típicas de esta familia se muestranen la Fig. El modo de funcionamiento es el siguiente: a) Todas las entradas tienen valor BAJO: Entonces todos los transistores de entrada estarán cortados. Así mismo y2 está en BAJO y la salida OR es BAJA.TEMA 5: Circuitos digitales VCC 270Ω y1 y2 C Q1 B Q1 A VBB 1.24KΩ VEE Q1 Q2 300Ω Q3 Q4 NOR OR 2KΩ 2KΩ Fig. 5.12. La situación es la contraria de la anterior e y1 está en BAJO y la salida NOR es BAJA. También se observa en esta gráfica la poca separación entre los niveles y el bajo margen de ruido. B y C en la figura. La familia ECL permite lógica cableada OR ya que en su etapa de salida tiene pull-up activo y pull-down pasivo. Los terminales A. b) Alguna entrada es ALTA. El transistor de entrada correspondiente conduce por lo que se corta el Q2. Así mismo y2 está en ALTA y la salida OR es ALTA. Por tanto y1 está en ALTO y la salida NOR es ALTA.

TEMA 5: Circuitos digitales Fig. eliminando todo camino a la alimentación VDD.14. A la vez. careciendo de memoria o realimentación alguna. En estos circuitos. Puerta lógica CMOS de tres entradas. La estructura básica de estos circuitos se ilustra en la Fig. Las dos redes se activan por variables de entrada. 5. 5. La red PDN conducirá con todas aquellas combinaciones que requieran un valor de Y=0. De igual modo. impidiendo que ambos caminos (al nivel alto y bajo) esten activados simultáneamente. la salida depende en cada momento de las entradas actuales. de forma que trabajen de forma complementaria. con sus redes de polarización de los niveles alto y bajo. 5. y una equivalente para el nivel alto (pull-up) constituida por transistores PMOS. Al igual que en el inversor CMOS.14.3: Circuitos CMOS Se van a considerar a continuación la realización de circuitos lógicos combinacionales basados en el comportamiento del inversor CMOS estudiado en el tema 4.13: Curvas de transferencia de la familia ECL. todas las combinaciones que demanden 5-14 . se dispone un red de polarización del nivel bajo (pull-down) formada por transistores NMOS. 5.2. la red PUN deberá estar desactivada. Fig. establecienndo un camino a tierra.

conectarán la salida con VDD. compuesta por transistores PMOS. como se muestra en la Fig. La red PDN se compone de transistores NMOS. 5. Las funciones OR y AND pueden establecerse mediante conexiones en paralelo y serie respectivamente. 5. activados con niveles altos de las entradas A y B.15. Conexiones serie y paralelo con transistores NMOS y PMOS. Esto significa que la PDN ha de estar compuesta por dos NMOS en paralelo.15. 5. desactivando PDN. Para mayor número de entradas. Puerta NOR CMOS de dos entradas La función lógica a realizar es la siguiente: Y = A+B = A⋅B (5. Fig. mientras que la red PUN. cada uno de ellos gobernados por A y B. derivando en valores de cero en la salida. es decir. 5-15 . basta con incrementar en uno el número de transistores NMOS (PMOS) en parlalelo (serie) por cada nueva entrada. La red PUN solo se activará en el caso de que simultáneamente las dos entradas se anulen.16a. El circuito resultante se muestra en la Fig.6) Se aprecia como la red PDN ha de conducir para valores positivos de las entradas. eliminando toda ruta a masa desde la salida. se habrá de producir una conexión serie de transistores activados por nivel bajo (PMOS). Ambas redes invierten por tanto la señal Y respecto de las entradas. Por ello.TEMA 5: Circuitos digitales Y=1. se activa con niveles bajos de las entradas A y B.

Esto quiere decir que en la red PDN habrán de existir dos transistores en serie. La red PUN se puede deducir de la misma manera: Y será igual a uno siempre que A=0. (a) NOR CMOS de dos entradas. 5. A=1 y a la vez. B=1 o C=D=1. (b) NAND CMOS de dos entradas. Esto nos lleva a una conexión de un PMOS controlado por A. con dos NMOS en serie controlados por C y D. Y = A ⋅ (B + C ⋅ D) o Y = A ⋅ (B + C ⋅ D) (5. o B=0 y a la vez CD=0.TEMA 5: Circuitos digitales Fig. simultáneamente.7) Las combinaciones de entrada que requieren nivel bajo a la salida (PDN) son aquellas que exigen A y B altos. Puertas CMOS complejas A partir de este método se puede sintetizar cualquier función combinacional más compleja.8) que establece un cero en la salida siempre que. Este análisis define para PDN la conexión serie de un NMOS controlado por A. en paralelo con un el conjunto serie de un PMOS controlado por B y el paralelolo de dos PMOS controlados por C y D. Puerta NAND de dos entradas La función lógica a realizar es la siguiente: Y = A⋅B = A+B (5. por lo que necesitaremos dos PMOS en paralelo. El circuito se puede ver 5-16 . Para la activación de PUN. cada uno cotrolado por una de las entradas.16. Se puede considerar la función. y el paralelo de: un NMOS controlado por B. puede ocurrir que cualquiera de las entradas este en nivel bajo. Para ello es necesario sintetizar las redes PDN y PUN a partir del análisis de la función lógica.

debido a la necesidad de incrementar en dos transistores por cada entrada nueva del circuito. Ejemplo: realizar una puerta XOR con circuitos CMOS.17. Realización CMOS de una puerta compleja.2. 5. Estructura de una puerta pseudo NMOS 5-17 .4: Circuitos Lógicos Pseudo-NMOS Los circuitos lógicos NMOS surgieron con anterioridad a los CMOS.18.17. En circuitos CMOS estos parámetros se degradan notablemente cuando el número de entradas se incrementa mucho. 5. Fig. 5. 5. En ella solo aparece un transistor NMOS (PDN para varias excitaciones) conectada a las entradas. Fig. La concepción de PDN es idéntica que para el caso CMOS visto en el apartado anterior.18. A pesar que mayoritariamente hoy en día se emplean los circuitos CMOS.TEMA 5: Circuitos digitales en la Fig. los pseudo-NMOS pueden aportar alguna ventaja en situaciones especificas en las que área y velocidad sean determinantes. cuando las limitaciones tecnológicas impedian fabricar simultáneamente transistores NMOS y PMOS. mientras que el elemento de carga puede ser un transistor PMOS o NMOS conectado en diferentes configuraciones. 5. pero nunca controlado por las entradas. La estructura básica del inversor pseudo-NMOS se muestra en la Fig.

C. 5. Diseño de decodificadores de dirección en chips de memoria o memorias de solo lectura.19.B. conectando los nudos de entrada y salida. 5-18 .2. 5.20. Se conoce con el nombre de lógica PTL (Pass Transistor Logic) o lógica de puertas de transmisión.20. Realización NMOS y CMOS de compuertas lógicas utilizando transistores de paso: Y = A. 5. Compuertas lógicas realizads con transistores de paso: (a) Y = A. (b) Y = A(B+C). Puertas NOR y NAND de cuatro entradas pseudo-NMOS.5: Circuitos lógicos de transistor de paso Se pueden realizar implementaciones de funciones lógicas mediante la combinación serie y paralelo de conmutadores controlados por variables lógicas de entrada. (a) NMOS y (b) CMOS. Fig. 5. 5. Fig. por ello deben usarse en aplicaciones en las que la salida este la mayor parte del tiempo en estado alto.TEMA 5: Circuitos digitales La degradación del nivel de cero lógico hace que el consumo de potencia estática se incremente en este tipo de realizaciones. Fig. El resultado es simple y práctico. si se trata de puertas CMOS. o por ambos a la vez. Los conmutadores pueden ser realizados por transistores NMOS o PMOS.C. Puede apreciarse en la Fig.21.

durante el proceso de descarga no ocurre este efecto debido a que el canal siempre esta creado (b). 5. 5. 5.B. En la Fig.23 se muestran los transitorio de carga y descarga del uno y cero lógico en un circuito PTL NMOS. Y=A. El circuito de la Fig. En esa situación el canal del NMOS se vacia y vO no se carga más. 5. aparece un posible circuito en el que Y=A. 5-19 .TEMA 5: Circuitos digitales La lógica PTL exige que todos los nudos del circuito tengan un camino de baja impedancia a tierra y VDD para garantizar el correcto establecimiento de los niveles lógicos.22 (b) lo resuelve. En la Fig.22.22. El efecto de degradación del uno lógo puede resolverse mediante técnicas de circuito. Fig. Puertas de transmisión con transistores NMOS: Fig. añadiendo una camino a tierra.B no tiene garantizado el correcto establecimiento en del nivel bajo. (a) Circuito con puertas de trasmisión y problemas de establecimiento del nivel bajo (b) solución. Sin embargo. El proceso de carga se ve degradado como consecuencia del corte del transistor NMOS al alcanzar la tensión VDD-Vt en la salida. Circuito PTL con transistores NMOS. 5.23.

2. 5.TEMA 5: Circuitos digitales Puertas de transmisión con transistores CMOS: Fig.24. 5. En la Fig.25. Realización CMOS de circuitos PTL. Suponen una solución tecnológica a la realización de PTLs que no degrada los niveles lógicos. que permite un perfecta transmisión de los niveles lógicos en ambos sentidos. 5. es decir. Principio de operación: Los circuitos dinámicos se componen de una red de polarización 5-20 . conectados en paralelo. Como contrapartida. Estos nudos han de ser refrescados con periodicidad para reponer las pérdidas originadas por las fugas de carga. las señales de control han de estar presente en doble-rail. (c) Puertas AND/NAND. Fig.6: Lógica dinámica Se trata de circuitos lógicos en los que la carga eléctrica queda almacenada (atrapada) en determinados nudos internos (nudos de impedancia infinita). en forma negada y no negada. (a) Multiplexor 2:1 (b) Función XOR. Fig. 5. Necesitan de una señal de reloj que actue con una determinada frecuencia mínima. Cada conmutador controlado por tensión se compone de dos transistores: uno NMOS y otro PMOS.25 pueden verse varios ejemplos:.24. 5.

dependiendo de las entradas A. Consideremos A=1. ambos nudos de salida se colocan a la tensión VDD como consecuencia d ela activación de Qp1 y Qp2. Lógica Domino Constituye una alternativa a la diseño lógico con puertas dinámicas que permite su conexión en cascada. Durante la fase de evaluación. con la Lógica Dominó. (b) Reloj. Esto provoca que Q2 (NMOS) tienda a cortarse. Conexión en cascada de dos puertas lógicas dinámicas. Mientras φ está en nivel bajo. Si φ se activa. En este circuito se advierte como durante la fase de precarga. descargardo CL1. Qn conducirá y la salida se modificará o no. Decimos que nos encontramos en la fase de evaluación.TEMA 5: Circuitos digitales de nivel bajo (PDN) diseñada para realizar una operación lógica. 5. Sin embargo. CL2 habrá perdido carga (descargado) en tanto no se alcance este valor. la señal Y1 tiende a cero desde VDD.27. (c) Función lógica. y de dos transistores Qn y Qp. 5. tal como se ilustra en la Fig.27. haciendo irreversible la recuperación del nivel lógico del uno. Su principio de operación es el mismo que el de las puertas lógicas 5-21 . controlados por una señal de reloj.26. Ocurre cuando conectamos compuertas en serie. decimos que estamos en la fase de precarga. La capacidad CL es la capacidad total de nudo de salida. 5. Fig. Las señales correctas serían Y1=0 e Y2=1. de manera que su valor final se alejará significativamente de VDD. (a) Estructura básica de circuitos NMOS dinámicos. φ. Problema: Conexión en cascada de compuertas lógicas dinámicas. y el nudo de salida se coloca la tensión VDD. B y C del circuito. Este problema puede resolverse mediante la modificación de esto circuitos. ya que se trata de etapas inversoras. a medida que se aproxima al valor de su tensión umbral. Fig.

La idea es desacoplar la salida de la primera etapa con la entrada de la segunda. alta impedancia de entrada y grandes márgenes de ruido de los CMOS. 5. Lógica dominó. la necesidad de realizar mayor número de máscaras durante el proceso de fabricación hace que estas tecnologias sean más caras. 5.28. 5-22 . (b) Conexión serie (b) Señales de excitación y salida. 5. El objetivo final es incorporar las ventajas de cada dispositivo en uno solo: bajo consumo de potencia.TEMA 5: Circuitos digitales dinámicas.2. Fig. También resulta una tecnologia apta para la realización de funciones analógicas. con elevada velocidad (grandes corrientes) para atacar elevadas cargas capacitivas en tiempos reducidos. Por contra.7: Familia BiCMOS Combina circuitos con transistores bipolares y CMOS para la realización de circuitos lógicos digitales en un mismo chip.29. pero añade un inversor CMOS estático a la salida (Fig. El inversor BiCMOS Posee una etapa de entrada CMOS (QP y QN) gobernada por la señal vI y una etapa de Fig. haciéndolas a la vez complatibles con el proceso de precarga. (a) estructura.28). 5. Inversores BiCMOS.

Para realizar un circuito con memoria. haciendo que la salida tienda a alcanzar la tensión VDD.Q2). Se utilizan en la realización de microporocesadores. se puede recurrir a dos métodos: . y en consecuencia de los márgenes de ruido. es decir. Fig. el valor de su salida depende del valor presente de la entrada.TEMA 5: Circuitos digitales salida compuesta por transistores bipolares (Q1. El circuito dela Fig. necesario para mantener en activa a Q2. solo llega al valor VDD-VBE(on) (salida tipo totem-pole). 5. 5. Puerta NAND BiCMOS. La parte bipolar funciona como etapa de salida. y de sus valores previos. No obstante. en la que se han incorporado dos resistencias R1 y R2 que permiten aproximar los niveles lógicos a VDD y tierra respectivamente. La evolución es similar para una entrada alta. .Mediante un condensador cargado (1) o descargado (0). 5. Por lo tanto. Requieren de una señal de reloj para la sincronización de su operación.30. reduciendo a su vez la disipación de potencia estática. podemos deducir que se produce una degradación de los niveles lógicos. Cuando Qp esta activo (nivel bajo de la entrada) el transistor Q1 conduce una corriente elevada. En este caso la salida solo llega hasta vBE voltios. Compuertas lógicas BiCMOS Su concepción es similar a la de una CMOS o NMOS en lo que se refiere a la parte MOS. RAM estáticas y matrices de puertas [alvarez 1993]. Para evitar su descarga como 5-23 .3: Circuitos Lógicos Secuenciales Los circuitos lógicos secuenciales se definen como aquellos circuito lógicos que incorporan memoria.Realimentación positiva.29(c) muestra una verión mejorada del inversor BiCMOS. capaces de guardar un bit de información durante un tiempo indefinido: circuito secuencial estático. derivando hacia circuitos denominados Biestables. Mientras tato Q2 permanece cortado ya que su base no conduce al estar QN off.

31. La solución gráfica se puede obtener superponiendo la señal de salida vZ y la recta vZ=vW que se obtendría si cerraramos el lazo. La segunda entrada de cada puerta NOR nos sirve como entrada de disparo (R y S). la salida almacena indefinidamente el estado que posee. Denominado así por trabajar a modo de set/reset. La combinación R=S=1 esta prohibida y 5-24 . 5. y atacando con una señal vW. Vamos a esudiar este tipo de circuitos a continuación. R=1) si es Q=0.TEMA 5: Circuitos digitales consecuencia de las corrientes de fugas. y los puntos A y C estables. El circuito tiende a estar siempre en uno de los estados estables (A o C) evitando el inestable (B que tiende a abandonar). rompiendo el lazo de realimentación. reseteado (S=0. El circuito biestable. tratándose de una memoria dinámica o de circuitos secuenciales dinámicos. 5.1: Circuitos Biestables Se trata de elementos de memoria básicos. tendrá un nivel bajo o alto respectivamente.2: Flip-flop RS CMOS Se trata del flip-flop mas simple que se conoce. por lo que este circuito nos suministra simultáneamente la salida y su complemento. Es necesario. 5. Está compuesto por dos puertas NOR de dos entradas realimentadas. Biestable. en función del nivel de vZ (alto o bajo) la señal vX. junto con el mecanismo de disparo se denomina flip-flop. Si el sistema no recibe ninguna excitación. Fig. en cuyo caso. salida del otro inversor. o en estado de memoria (R=S=0). El punto B. En su versión mas simple. es necesario regenerar o refrescar la mamoria.3. Además.31. 5. idear una manera de “disparar” el biestable para modificar su estado. El flip-flop puede estar iniciado (S=1.3. inestable. por tanto. permanerá indefinidamente en el estado presente. 5.32. como se ilustra en la Fig. se compone de dos inversores lógicos realimentados. Su composición y tabla de verdad se muetran en la Fig. Existen tres puntos solución del sistema o de equilibrio. Su funcionamiento se puede deducir a partir del funcionamiento de un inversor simple. R=0) cuando la salida es Q=1.

Q3) como cero lógico. Ancho de pulso mínimo. Se puede encontrar una versión simplificada en la que las entradas R y S estan en serie con la señal de reloj. Así aparecen en al Fig.33.33. Flip-flop RS CMOS. 5. Fig. Un circuito alternativo con puertas de transmisión se utiliza habitualmente en celdas básicas de memoria estáticas. 5-25 . Flip-flop RS con puertas NOR. φ. 2: las señales de set (reset) deberán de estar altas un tiempo suficientemente grande como para que la realimentación se haga cargo del proceso de conmutación. utilizando dos inversores acoplados. Circuito CMOS RS La implementación CMOS de un biestable RS puede obtenerse directamente a partir de los apartados anteriores. Es posible también una implementación alternativa con puertas NAND de dos entradas.TEMA 5: Circuitos digitales no se utiliza. 5. Para que estos cambios ocurran. y algunas de las señales R o S esten altas. Fig. Solo ocurrirán cambios de estado en las situaciones en las que φ=1. de acceso aleatorio (SRAM). deberán de cumplirse algunas condiciones: 1: Las dimensiones de los transistores Q5 y Q6 han de ser lo suficientemente grandes para que la tensión vq se situe por debajo del umbral (VM) que reconoce el inversor (Q4. 5.32. encargada de sincronizar los cambios de operación del flip-flop.

en este caso. Es importante que las dos fases de del reloj (negada y no negada) no sean uno simultáneamenta.3: Flip-flop D CMOS Representa una alternativa simple para la realización de flip-flops. Flip-flop RS CMOS con puertas de transmisión. la salida Q es igual a la entrada (dos veces invertida). Cuando se baja el reloj a 0. 5. 5. por lo que el lazo se cierra sobre uno de los puntos estable (A o C). Se conoce con el nombre disparo por flanco positivo. Un problema inherente a este tipo de realizaciones es que mientras se esta cargando la entrada D en el nudo de entrada. Tiene una entrada de datos. el lazo se ha abierto. el circuito está en estado de memoria o reposo. la señal de salida Q varía con D. Además.TEMA 5: Circuitos digitales Fig. Circuito flip-flop D.35. Si conectamos en cascada varias etapas de flip-flop D tenemos una variación continuada de la salida que puede provocar 5-26 . La entrada D se conecta al flip-flop a través de un interruptor activado por el nivel alto del reloj. la señal de control cierra o abre el lazo de realimentación positiva. A la vez. Si el reloj está bajo. Fig.34. Exactamente coincidiendo con el valor de D antes del flanco de bajada. cuando el reloj esta alto. D. 5. que ha de ser la misma. dos salidas complementarias. Mas concretamente. Si el reloj pasa a estado alto. la salida adquiere el estado que poseía en la entrada D justo antes del disparo de reloj. De este modo. la entarda D se conecta al primer inversor y se almacena en la capacidad de dicho nudo. el lazo se cierra cuando el reloj se encuentra a un nivel bajo. Se dice que han de ser no-solapadas.3. Así. y otra de reloj. La implementación muestra como. se cierra el lazo y la señal Q se conecta a la entrada de G1.

en los que tiende a permanecer durante intervalos de tiempo T1 y T2. Fig. 5-27 . Circuito monoestable. osciladores El biestable es un circuito multivibrador con dos estados estables. 5. en el que puede permanecer indefinidamente.36. sino dos estados casi estables. Puede ser utilizado como generador de pulsos periodicos. Configuración Master-Slave.36. Se comporta como un oscilador de periodoT=T1 + T2. astables. tal omo se ilustra en la Fig.TEMA 5: Circuitos digitales cambios no deseados sobre la siguiente etapa. al cual puede ser conducido.37. La solución para ello es la configuración masterslave (maestro-esclavo) en la que las señales de reloj de etapas sucesivas etan compuestas por señales de reloj no solapadas. Existen otros tipos de circuito mulivibradores: monoestable y astable. Fig. y otro casi estable. 5.3. El multivibrador astable no tiene estados estables. pudiendo permanecer en él un tiempo determinado. T.4: Circuitos multivibradores: monoestables. Este hecho hace que pueda ser utilizado como generador de pulsos de una deteminada duración. 5. El multivibrador monoestable posee un estado estable. 5.

5. Circuito astable.38.TEMA 5: Circuitos digitales Circuito CMOS monoestable Se muestra una realización CMOS de un circuito vibrador monoestable. 5.39.40.40. la señal de salida oscia indefinidamente con un periodo de oscilación T dependiente del producto RC. La anchura del mismo dependerá de la constante de tiempo impuesta por el circuito RC. Fig. la señal vI de entrada suministra el flanco de subida para el comienzo del pulso. 5. 5-28 . y se puede controlar por diseño. Circuito CMOS astable En el circuito astable de la Fig. 5. Circuito monoestable.39. Fig. Circuito monoestable: formas de onda. 5. En la Fig. Formas de onda relacionadas. Fig.

4: Memorias semiconductoras 5. el inversor de la entrada verá siempre una tensión en su entrada compatible con la salida que posee en ese momento. En la Fig. . 5. Oscilador de anillo. Fig.41 se muestra un oscilador de anillo de formado por tres inversores en serie.TEMA 5: Circuitos digitales Circuito oscilador de anillo La realización de un oscilador de anillo se puede obtener a partir de un número impar de inversores conectados en serie y convenientemente realimnentados. Podemos encontrar básicamente dos tipos: . y se definen como aquellas memorias en las que el tiempo requerido para acceder (guardar o leer) a ellas es independiente de su localización física. salvo un retraso. sobre la que se ejecutan la mayoría de instrucciones o programas. generalmente de acceso rápido.Memoria de almacenamiento masivo. El periodo de oscilación dependerá de los tiempos de propagación de los inversores y puede ser controlado por diseño del inversor y con el número de los mismos colocados en serie.41. 5. También conocidas como memorias serie o secuenciales. RAM). 5. De este modo.1: Tipos y arquitecturas Los ordenadores y gran mayoría de equipos electrónicos requieren de elementos de memoria para guardar datos y/o instrucciones de programa. La salida del último inversor se conecta a la entrada del primero. y generalmente corto.4.Memoria principal. En ellas los datos estan solo disponibles en la secuencia u orden en la que 5-29 . El tipo de memoria puede ser diferente dependiendo del uso y tiempos de acceso requeridos. Suele ser de acceso aleatorio (Random Acces Memory.

También se pueden clasificar como memorias de lectura/escritura (R/W) o de solo lectura (W). Esta señal será. y superando. 5.. que se ocupa de seleccionar la señal particular cuya dirección de N-bits se aplicó a la dirección del decodificador AM. La parte central de un bit de memoria esta compuesta por celda en las que se guardan los bits. . Suelen contener el SSOO de la computadora. el tiempo de acceso a ella dependerá del lugar que ocupe en ella. A0 ..TEMA 5: Circuitos digitales originalmente se guardaron.AM+N-1 y hace que la señal aparezca en lalinea de datos (I/O) del chip. circuito combinacional que selecciona la linea de palabra particular. 5-30 . conocidas como líneas de palabras. celdas de memoria. AM-1.4. cada celda de la matrix se conecta a una de las 2M lineas de fila. junto con las demás celdas en la misma fila selecionada. . Para activar cada una de las líneas de palabra se utiliza un decodificador de filas.2V.. En las memorias de R/W. para una capacidad total de almacenamiento de 2M+N bits (1Mbit = 1024 bits filas x 1024 bits columnas). Así. Desde los circuitos originales que permitían 1K bit de capacidad de almacenamiento en 1970. Las memorias semiconductoras poseen estructuras regulares y compactas que las hacen ideales para ser implementadas con tecnologías de circuitos integrados de alta escala de integración (VLSI). y por tanto. La organización del conjunto de celdas de memoria se suele realizar en forma de matriz cuadrada. la entrada del decodificador de columnas. con 2M filas y 2N columnas...2: Organización del chip de memoria En la Fig. ROM) permiten leer información a elevada velocidad.. que se ocupa de regenerar la señal a los niveles lógicos [0. Se utilizan generalmente para guardar programas que no se usan mucho (SSOO). hasta los actuales de 256M bits por chip comercial. La linea seleccionada experimenta un incremento en su tensión. las velocidades de lectura y escritura son comparables y se suelen utilizar en las computadoras para almacenar datos y programas.VDD]. Una celda se selecciona para leer o escribir en ella seleccionando su línea de palabra y su línea de bits.42 se muestra la arquitectura de un chip de memoria de que tiene 64M bits.. generalmente de 0. Esta señal es detectada por la línea de columna L y se sensa a través de un amplificador sensor.1 a 0. 5. cuya dirección de M bits se aplica a la entrada del decodificador. Se trata de circuitos electrónicos con capacidad para almacenar un bit. pero limitan la función de escritura. en algunos casos. Las memorias de solo lectura (Read Only Memory. llamadas líneas de digitos o líneas de bits. Por ejemplo. y a una de las 2M líneas de columnas.. el Gigabit. se han venido multiplicado por 4 cada tres años aproximadamente..

y dinámicas (DRAM). Las primeros conservan los datos indefinidamente. 5. Son más densas que las estáticas. Se dice que son volátiles. debiendo ser lo menor posible. basadas en el almacenamiento de carga en un condensador.4. 5.42. mientras exista alimentación. Amplificadores y decodificadores se estudiaran en el tema. Por tanto. Las memorias MOS poseen tienpos de acceso que van de nano a cientos de nanosegundos. Existe dos tipos: RAM estáticas (SRAM). 5. y las segundas necesitan de refresco periodico de la carga en los condensadores. El amplificador-sensor permite escribir la señal aplicada a la celda seleccionada. la simplicidad ha de premiar en su concepción.4.3: Temporización Tiempo de acceso es el intervalo de tiempo que transcurre desde el comienzo de una operación de lectura y hasta la aparición de los datos en la salida. 5-31 . El ciclo de memoria es el tiempo mínimo permitido entre dos operaciones de lectura/escritura consecutivas. Se selecciona la celda en la que se va a guardar mediante los codigos de filas y columnas. Cada una de ella guarda un bit y su tamaño es determinante para la estimación del área total del chip. Organización de un chip de memoria. También la disipación de potencia por celda ha de ser lo menor posible. basadas en flip-flops. Fig.4: Celdas de memoria CMOS RAM (estática y dinámica) Las celdas de almacenamienco ocupan la mayor parte de un chip de memoria. El bit de datos se establece en la linea I/O.TEMA 5: Circuitos digitales Para la escritura se procede de forma similar.

5. tendiendo a decrementar la tensión de la línea B. es decir. Es necesario establecer en B la tensión de 0V y en B VDD. establecer ese 1 en la línea de datos. La señal de control en la línea de palabra ha de ser la adecuada (vW). de forma nodestructiva. La tensión del nudo Q será VDD y la de Q 0V. el condensador 5-32 .TEMA 5: Circuitos digitales ya que pierden la información si se interrumpe la alimentación. Al ser seleccionada la línea de palabras (vW=VDD) Q5 y Q6 conducen produciendo el siguiente efecto: Q5 injecta carga en vQ. En conclusión. compuesto por dos inversores y dos transistores de acceso (Q5 y Q6). Operación de escritura: Supongamos que la celda guarda un 1 (vQ=VDD) y queremos escribir un cero (vQ=0V). Se trata de un flip-flop. Proceso de lectura en una celda de memoria SRAM. En la Fig.43.2V. la tensión diferencial vista desde vB respecto de vB.44. las memorias ROM suelen ser no-volátiles. las señales en B y B se cargan a un voltage intermedio (VDD/2) mediante un circuito de precarga (ver después). Celda de memoria CMOS estática.43 se muestra un celda RAM estática CMOS (vista anteriormente). En esta situación. mientras que Q6 hace lo propio en CB. 5. 5. Como paso previo a la lectura. Fig. Operación de lectura: Supongamos que la celda guarda un uno (Q=1) y deseamos leer ese dato. La operación de lectura ha de hacerse garantizando la estabilidad de los estados almacenados. tiende a incrementarse en +0. tendiendo a incrementar la tensión de la línea B. (Ejemplo) Fig. efecto que detecta el amplificador de salida que se encarga de regenerar este valor al reconocido como 1 lógico: VDD. Al contrario.

y la diferencia entre las dos tensiones posible en vB suele ser de unas cuantas decenas de milivoltios.45.44(b) y comenzará a trabajar la realimentación positiva del biestable. de manera que si VDD/2 es el umbral de transición de alto a bajo y viceversa. 5. La celda dinámica de la Fig. El límite VDD/2 viene inpuesto por el biestable. El NMOS tiene la puerta conectada a la línea de palabra y la fuente a la de bits. Si es un cero. dependiendo del nivel a escribir. 5. El tiempo de acceso (R/W) viene dominado por el retraso en la lectura. las capacidades CQ y CQ son mucho más pequeñas. La carga inicial del condensador CA y CB se redistribuye para alcanzar un nuevo valor que dependerá del estado inicial: cero o uno. Si es VDD. mientras que para la escritura. cuando se alcance este valor ya no seguirá el proceso de carga de la Fig. Fig. Para la escritura. Normalmente. los procesos de refresco ocupan un 98% del tiempo de actividad de un chip de memoria.46 es muy popular en la industria: celda de un transistor. Normalmente CB>>CA. La operación de lectura se realiza activando la línea de palabra correspondiente y precargando la linea de bit a VDD/2. lo hará a cero.TEMA 5: Circuitos digitales parásito vQ tiende a elevar su tensión hacia VDD/2. La tensión en CA guarda la información del bit almacenado. Las fugas de carga en el condensador obligan a refrescar dicha tensión cada 5 a 10 ms. mientras que CQ a decrementarla hacia VDD/ 2. Un uno significa una tensión almacenada de (VDD-Vtn) y un cero. que son detectados por el amplificador sensor de salida para regenerar los nieles lógicos (análisis del ejemplo). El punto de partida para la tensión vB es 0 o VDD voltios. 5. llevando la salida a vQ a VDD. el funcionamiento es similar. Proceso de escritura en una celda de memoria SRAM. por lo que no condicionan su operación. debido a que se han de cargar las capacidades de las líneas B y B. 5-33 . el condensador CA acabará cargándose a la tensión VDD-Vtn. 0 voltios. compuesta por un NMOS de acceso y un condensador.

Son conocidos con el nombre de circuitos periféricos de memoria. El circuito de precarga y ecualización debe establecer la misma tensión VDD/2 en las lineas de datos vB y vB. que puede llegar a ser elevado ya que existe un amplificador por linea de datos. 5. Celda de memoria DRAM. Circuitos de amplificación y precarga. Esto permite reducir el consumo de potencia.y) estan conectadas a las líneas de datos (B.46. 5.47. El amplificador solo evalua la diferencia entre vB y vB cuando φs se activa. Las tensiones a amplificar a la salida de las celdas de memoria estarán en el rango de los mV (30 a 500). y el amplificador debe regenerar los niveles lógicos correspondientes (0.47.5: Amplificadores de salida Son fundamentales en la operación de las celdas DRAM y mejoran notablemente la velocidad y área de las SRAM. A continuación analizamos uno basado en la realimentación positiva. 5. Las entradas/salidas del amplificador (x.VDD) dependiendo del bit leido.TEMA 5: Circuitos digitales Fig.B). 5.4. Q5 y Q6 actuan como interruptores de habilitación. Fig. que se muestra en la parte central de la Fig. Este hecho 5-34 .

6: Decodificadores de dirección (filas y columnas) Los decodificadores de dirección tienen por misión seleccionar una de la filas. Usualmente se toma como alta la línea cuando A0=0 (trabajamos con lógica complementada). 5. 5. los terminales de entrada y salida son los mismos.. Operación diferencial en celdas DRAM Fig. Amplificador diferencial en celdas DRAM. . Se utiliza lógica dinámica. . colocando todas la filala a la tensión VDD. 5. pués cualquier diferencia entre estas tensiones podría ser interpretada por el amplificador como un indicativo de cero o uno.49 se muestra una matriz de puertas que realiza la función de control de la línea de palabras para tres bits. 3) Se activa el amplificador mediante φs.4. Cada línea de fila tiene un transistor PMOS que se activa durante la fase de precarga (φp). existen 8 líneas de palabras W0. La operación 5-35 . para este circuito. En consecuencia. no se necesita transistor de evaluación. de forma que las líneas de bit regeneren los niveles lógicos adecuados. Esto quiere decir que seleccionar la línea W0 significa establecer a la salida del decodificador: W0 = A0 + A1 + A2 (5. 2) Se activa la línea de palabra alta y se evalua la tensión en vB y vB. Para M=3. entre las 2M palabras como respuesta a una entrada de dirección de M bits.9) Si consideramos una puerta NOR de tres entradas. Como todas la entradas se suponen que aun estan bajas. las lineas de datos.TEMA 5: Circuitos digitales es crítico.48. que usaba fases de precarga y evaluación). para una lectura: 1) se precargan las linea B y B a VDD/2. A0. Es necesario recalcar que. la salida estará a uno cuando las tres entradas esten a cero (negadas en su selección). En la Fig. A1 y A2. W7.

Decodificador de columnas. Si el número de entradas es grande. Fig. De esta manera. Fig.49. La tensión de cada fila permanecerá sin descargar en tanto se respeten los niveles bajos de sus entradas de control (lógica negada). 5. 5. Para realizar un decodificador de direcciones de bits se puede emplear el decodificador NOR más un conjunto de 2N interruptores o transistores de paso que. la que representa a la palabra seleccionada. solo una de las líneas acabará permaneciendo a la tensión VDD. multiplexen las líneas de bits en una sola línea de datos I/O. 5-36 . Decodificador NOR. Una estructura alternativa es el decodificador de árbol.50.TEMA 5: Circuitos digitales de decofidificación comienza cuando se aplican los bits de palabra y sus complementos. activados uno solo cada vez. incrementa mucho la resistencia en el camino de la señal y se vuelve ineficiente. Se conoce como decodificador NOR y no disipa energía estática.

52. 5. Si hay que guarrdar un cero.51.TEMA 5: Circuitos digitales Fig. 5.7: Memorias CMOS ROM: PROM y EPROM Las memorias de solo lectura contienen patrones fijos de datos y se utilizan normalmente para almacenar. en los microprocesadores. cuyas puertas están conectadas a las líneas de palabres (8) y en la que cada línea de bit (4) se conecta a la alimentación (VDD) a través de un transistor PMOS (lógica pseudo NMOS). el transistor NMOS no existe. Fig. instrucciones de programa del sistema operativo. Si hay que guardar un uno en una celda. lo cual hace que deban ser optimizados (sistema de precarga). 5. de modo que mantienen la información almacenada inclusive después interrumpir la fuente de alimentación. Tiene un consumo de potencia estática no nulo. Memoria ROM MOS Consiste en una matriz de transistores MOS de canal N. Las memorias son no-volátiles. Decodificador de arbol. 5-37 . Memoria ROM con transistores NMOS. habrá un NMOS.4.

Se denomina transitor de puerta flotante. se aplica luz ultravioleta que elimina la carga de la puerta flotante. a través de componentes especiales como fusibles de conexión que se pueden personalizar. (a) (b) (c) Fig.53 se muestra un MOS especial utilizado para tal efecto. una sola vez. el proceso de grabación es costoso en tiempo y no debe ser utilizado mas que de vez en cuando. En la Fig. 5. Para poder grabar la información con posterioridad se puede recurrir a procesos de programación por máscaras utilizando una de las mascaras para este objetivo. (b) Proceso de grabación. Existen sin embargo PROM que pueden borrarse y programarse más de una vez. Mediante la aplicación de una tensión muy elevada en la puerta. 5. Para borrar la EPROM. ya que el proceso físico de gabación no es irreversible. (c) Señales de puerta-fuente ántes y después de la grabación. al tener la puerta sin conectar (flotante). ROM Programables (PROM y EPROM) Las PROM son memorias ROM programables por el usuario. Transistor MOS de puerta flotante. (a) estructura. A pesar de ello.TEMA 5: Circuitos digitales Las memorias ROM así concebidas han de ser personalizadas o grabadas antes de la fabricación sobre silicio.53. es posible introducir carga en la puerta flotante y modificar su estado (de programada a cero a programada a uno). 5-38 .

[HODG88] D. 5-39 . 1996. S.5 Bibliografía [SEDR91] A. 1988. a design prespective. 1987. Quinta Edicion. [GHAU87] Ghausi. C. Sedra and K. [SCHI93] Schilling. M. Hodges and H. Jackson: Analysis and Design of Digital Integrated Circuits. [RABA96] J. D. Nueva editorial Interamericana. G.TEMA 5: Circuitos digitales 5. McGraw-Hill. Rabaey: Digital Integrated Circuits.L.: “Circuitos electrónicos discretos e integrados”. 1993.: “Circuitos electrónicos discretos e integrados”. 2006. Smith: “Circutos Microelectronicos”. Prentice-Hall. 3a edición. M. McGraw Hill. McGraw Hill. and Belove.S.

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