TEMA 5

PUERTAS LÓGICAS CMOS
Una vez estudiado el transistor MOSFET, pasaremos a analizar los circuitos lógicos cuya estructura y operación se basan en este tipo de dispositivos. Se trata de un peldaño superior al de los dispositivos, en la jerarquía de representación de los sistemas electrónicos digitales, en el que se sitúan los circuitos lógicos básicos con los que se construyen las redes combinacionales: las puertas lógicas. De entre las diferentes tecnologías que pueden servir para realizar estos módulos básicos de los sistemas digitales nos centraremos en la lógica MOS de simetría complementaria (CMOS), por ser el “estilo” de diseño más utilizado en la actualidad para la realización de sistemas electrónicos integrados, tanto analógicos como, sobre todo, digitales. Las ventajas que ofrece el CMOS frente a otras tecnologías lo han situado en una posición de privilegio que probablemente perdurará aún durante mucho tiempo. En este tema repasaremos los conceptos y criterios de diseño relativos a las puertas lógicas CMOS y sus variantes. Comenzaremos repasando brevemente el proceso de fabricación CMOS para pasar inmediatamente a estudiar el inversor, circuito básico de puerta sobre el que revisaremos las diferentes propiedades y formas de caracterización de estos circuitos. El siguiente apartado recorrerá las diferentes variantes de puertas lógicas que pueden realizarse en tecnología CMOS, caracterizándolas en cuanto a velocidad y consumo. Por último nos introduciremos en los aspectos de diseño relacionados con las interconexiones y los parásitos que llevan asociados, como causa de limitación cada vez más significativa de las prestaciones de los circuitos digitales de altas prestaciones.

1. FABRICACIÓN DE PUERTAS CMOS: CUBAS (TUBS)
La fabricación de un dispositivo CMOS requiere una secuencia de pasos de procesamiento que se ilustra de forma muy simplificada en la figura 5.1. En esta figura puede observarse que los transistores de ambos tipos (canal n y canal p) se fabrican normalmente en regiones llamadas “pozos” o “cubas” (wells, tubs), impurificando ligeramente zonas amplias del substrato con dopantes de signo opuesto al del tipo de transistor que se pretende construir en esa zona. Estas cubas previenen conducciones indeseadas desde el drenador al substrato, siendo posibles dos alternativas principales en cuanto a su construcción sobre el substrato: ƒ Comenzando con una oblea dopada tipo p (n), fabricar cubas n (p). ƒ Comenzando con una oblea sin dopado, fabricar tanto cubas tipo n como p (procesos twin-tub). Los procesos CMOS se desarrollaron inicialmente a partir de procesos NMOS, que utilizan obleas tipo p para fabricar los dispositivos de canal n. Los procesos twin-tub, sin embargo, se han hecho predominantes en la actualidad, dado que mejoran las características eléctricas respecto a los primeros. La estructura CMOS y la necesidad de ubicar los transistores (al menos uno de los tipos) en cubas puede dar lugar a un problema que, si no es corregido, es capaz de destruir el dispositivo. En efecto, todo transistor MOS es en realidad un dispositivo de cuatro terminales, uno de los cuales corresponde al sustrato, que podemos identificar con las cubas bajo los transistores. Para salvaguardar las prestaciones eléctricas, estas cubas han de conectarse a la

Fabricación de puertas CMOS: cubas (tubs)

Figura 5.1. Resumen de los pasos en el procesamiento CMOS [1]

alimentación; las cubas p, bajo los transistores de canal n, a VSS (terminal negativo de la alimentación), y las cubas n a VDD (terminal positivo). Estas conexiones se realizan mediante vías especiales denominadas “tub ties”, que hemos representado esquemáticamente en la figura 5.2. Las reglas de diseño exigen que estas conexiones se repitan a lo largo de una misma cuba. Si las cubas representan un cuarto terminal de los transistores, la pregunta que cabe hacerse es: ¿por qué no es suficiente una sola conexión para cada cuba?. La respuesta se encuentra en el hecho de que una misma cuba puede contener un gran número de transistores (de 50 a 100), y el uso de múltiples conexiones proporciona una vía de baja resistencia entre cada cuba y la alimentación, evitando la operación de transistores bipolares parásitos que existen por construcción (ver figura 5.3), y que pueden provocar un fenómeno conocido como latch-up. Este fenómeno se debe a la existencia de un rectificador controlado parásito (SCR - silicon-controlled rectifier) conectado entre los extremos de alimentación, cuyo esquema de circuito y curva característica
5.2

Figura 5.2. Conexiones de cuba (tub ties) [1]

PUERTAS LÓGICAS CMOS

Figura 5.3. Transistores bipolares parásitos en CMOS [1]

se muestra en la figura 5.4; cuando se dispara y entra en conducción forma una conexión de baja resistencia entre ambos extremos de alimentación, que no sólo impide el funcionamiento normal de la estructura CMOS, sino que puede llegar a destruirla. El punto de conmutación del SCR está controlado por las resistencias entre base y emisor de los transistores, de forma que cuanto mayores sean sus valores, menos corriente se necesita para alcanzar los 0.7V de tensión de despegue de la unión base-emisor, facilitándose su puesta en conducción. Añadir más conexiones de cuba rebaja los valores de estas resistencias, evitándose de esta manera el fenómeno.

2. EL INVERSOR
El inversor constituye el núcleo de todo diseño digital, contemplado a bajo nivel. Una vez su operación y propiedades son entendidas, el diseño de estructuras más complejas (puertas, sumadores, multiplicadores, etc.) se simplifica considerablemente, de forma que la conducta estática y dinámica de estas estructuras puede determinarse en una gran parte trasladando los resultados obtenidos para el inversor. En este apartado analizaremos una serie de propiedades fundamentales del inversor, aplicables asimismo a estructuras de puerta más complejas. Estas propiedades son: ƒ Robustez, expresada por la conducta estática ƒ Prestaciones (performance), determinada por la respuesta dinámica ƒ Disipación de potencia y requerimientos de alimentación A continuación proporcionaremos definiciones precisas de cada una de estas propiedades,

Figura 5.4. Circuito equivalente y característica tensióncorriente de un SCR [1][2]

5.3

El inversor

con las que podremos valorar globalmente la conducta de una puerta desde diferentes perspectivas.

2.1. Definiciones y propiedades
Área y complejidad Como resulta obvio, el área pequeña es una propiedad deseable de toda puerta digital. Cuanto menor sea la puerta, mayor será la densidad de integración y menor el tamaño del “dado” de silicio (die), tamaño que se relaciona de forma directa con el coste de fabricación de un diseño. Además, las puertas más pequeñas tienden también a ser más rápidas, por cuanto la capacidad total de puerta depende del área. El número de transistores de una puerta es un factor indicativo del área de implementación que cabe esperar. Sin embargo, otros parámetros también pueden influir decisivamente. Es el caso, por ejemplo, de las interconexiones, dado que un patrón complejo de éstas puede dar lugar a que el área dedicada a ellas domine. Funcionalidad y robustez: la conducta estática La conducta medida experimentalmente para una puerta real normalmente se desvía de la respuesta esperada a priori. Una razón de esta desviación son las variaciones inevitables en el proceso de fabricación, que pueden afectar profundamente a la conducta eléctrica del circuito. La presencia de fuentes de ruido dentro y fuera del chip constituyen otra causa de desviación en la respuesta esperada del circuito. Siendo más precisos, el término ruido significa en estos sistemas “variaciones no deseadas de los voltajes y las corrientes en los nodos”, y puede introducirse en el circuito por diferentes tipos de acoplamientos o a causa de fluctuaciones en las alimentaciones. El cómo hacer frente a estas perturbaciones es uno de los principales retos en el diseño de los circuitos digitales de altas prestaciones. Los parámetros estáticos de una puerta miden cómo de robusta resulta la estructura con respecto a variaciones en el proceso de fabricación y las perturbaciones por ruido. Para definir estos parámetros es necesario recordar cómo se representan las señales digitales en el mundo de los circuitos electrónicos, y el hecho de que toda variable lógica no es más que una abstracción asociada a una magnitud eléctrica (normalmente tensión), que en realidad está definida en un rango continuo de valores. En consecuencia, es necesario transformar esta tensión eléctrica en un valor discreto, asociando un nivel de tensión “nominal” a cada estado lógico (1↔VOH, 0↔VOL, en lógica positiva). VOH y VOL representan los niveles típicos de tensión de salida del circuito lógico ante entradas típicas; en otras palabras, aplicando VOH a la entrada del inversor obtendremos VOL en la salida, y viceversa. La diferencia entre ambos niveles es lo que se denomina “excursión lógica”. La característica de transferencia de tensión (VTC) La función eléctrica de una puerta queda expresada por medio de su característica de transferencia de tensión (VTC - voltage-transfer characteristic), o característica de transferencia estática (DC). Esta gráfica dibuja la tensión de salida como una función de la tensión de entrada (Vout = f(Vin)), en condiciones estacionarias. Un ejemplo de este gráfico lo tenemos en la figura 5.5, donde se identifican fácilmente las tensiones nominales de alta y de baja (VOH y VOL). Otro punto de interés en este gráfico es la “tensión umbral de conmutación”, VM (no confundir con la tensión umbral de los MOSFET, VT), definida como el corte de la curva VTC con la bisectriz (Vout = Vin). Este punto tiene un interés especial en los circuitos con realimentación (secuenciales).

5.4

PUERTAS LÓGICAS CMOS

Aun cuando se aplique un valor nominal ideal a la entrada, la salida a menudo se desvía del valor nominal esperado, lo que puede ser causado por ruido o por la carga de salida de la puerta (número de puertas conectadas a ella). La figura 5.6(a) ilustra cómo los dos niveles lógicos en realidad quedan representados por dos franjas de tensiones aceptables, una por cada valor lógico, separadas entre sí por una región de transición. Los rangos de tensión representativos de los valores lógicos quedan delimitados en la zona central del gráfico por los niveles de tensión VIH y VIL , que representan los extremos de la región de transición, y que por definición son los puntos donde la pendiente (o ganancia diferencial expresada como dVout/dVin) de la curva VTC se hace -1 (figura 5.6(b)). Márgenes de ruido

Figura 5.5. Característica VTC de un inversor [2]

Para que una puerta sea robusta (insensible al ruido), es esencial que los rangos de valores de tensión asociados al 0 y al 1 sean lo más grandes posible. Una medida de la insensibilidad de una puerta al ruido viene dada por los “márgenes de ruido” en alta y baja (NM – Noise margin), definidos a partir de las tensiones características que delimitan los rangos asociados a los valores lógicos: ƒ Margen de ruido en baja: NML = VIL-VOL ƒ Margen de ruido en alta: NMH = VOH -VIH Resulta obvio que estos márgenes habrán de ser mayores que cero para que el circuito sea funcional, siendo un objetivo de diseño el hacerlos lo más amplios posible para aumentar la robustez del circuito.

(a)

(b)

Figura 5.6. Rangos de tensiones asociados a los valores lógicos y definición de las tensiones características [2]

5.5

Esta propiedad queda de manifiesto en el cronograma de la parte (b) de la figura 5. la puerta tiene dos puntos de operación estable en los extremos de la alimentación. Directividad La propiedad de “directividad” exige que una puerta sea unidireccional.8). Propiedad regenerativa manifestada en una cadena de inversores [2] Propiedad regenerativa El disponer de amplios márgenes de ruido es una propiedad necesaria pero no suficiente para que el circuito sea robusto. En las conexiones en cascada de circuitos digitales las desviaciones por ruido van pasando de etapa a etapa. mientras que en las zonas asociadas a los valores lógicos la pendiente ha de ser menor que la unidad. por ejemplo.7. por fortuna. Las condiciones bajo las que una puerta es regenerativa pueden deducirse intuitivamente de analizar la curva VTC de la puerta (ver las dos gráficas de la figura 5. que va restaurando el nivel al avanzar en la cascada de inversores.El inversor Figura 5. En las implementaciones reales. que los cambios en la salida no den lugar a variaciones en la entrada del mismo circuito. Para que una puerta tenga la propiedad regenerativa. que afectará a la integridad de la señal. si las puertas poseen la “propiedad regenerativa”.7(a)). esto es. tal como puede apreciarse en la parte izquierda de la figura. Esta propiedad puede expresarse en los siguientes términos: cuando una tensión de entrada perteneciente al rango de niveles representativo de un valor lógico se aplica a una cadena de inversores (figura 5. que asegura que una señal perturbada converge gradualmente a uno de los niveles nominales después de pasar por un cierto número de etapas lógicas. Si esto no se consigue las señales de salida se reflejarán en la entrada en forma de ruido añadido. existiendo. acoplamientos capacitivos insoslayables entre entradas y salidas. la directividad completa no puede alcanzarse nunca. donde la entrada corresponde a una señal cuadrada de amplitud muy disminuida.6 .7. 5. la salida de la cadena se aproximará a uno de los dos valores VOH ó VOL dependiendo del valor lógico de entrada y del número de inversores de la cadena (par o impar). En este caso. la VTC debe poseer una región de transición con una pendiente (ganancia diferencial) mayor que la unidad en valor absoluto. y pueden llegar a acumularse hasta el punto de que alguna de las etapas produzca salidas de tensión en la región de transición. Esto no ocurre.

7 . como la puerta CMOS estática.PUERTAS LÓGICAS CMOS Figura 5.9 y tiene las siguientes propiedades: ganancia infinita en la región de transición. efecto que puede minimizarse haciendo la resistencia de entrada de las puertas lo más grande posible (bajas corrientes de entrada). y la resistencia de salida tan pequeña como sea posible. Utilizar los datos de tecnología del Apéndice de este tema y suponer el transistor de dimensiones mínimas (W=1. tensión umbral de conmutación centrada en la excursión lógica y márgenes de ruido amplios e iguales a la mitad de la excursión lógica. Deducir las tensiones características de la curva VTC de un inversor NMOS con una carga resistiva adecuada. además de las especificaciones estáticas. Condiciones de la curva VTC para la regeneración [2] Fan-in y fan-out El fan-out denota el número de puertas de carga conectadas a la salida de una puerta dada. El incremento de fan-out de una puerta puede afectar a sus niveles lógicos de salida.8. lo que le proporcionará una elevada “cargabilidad” de salida (driving).2u). respectivamente. por lo que es frecuente que en los circuitos lógicos se defina un fan-out máximo para garantizar que el componente verifique. además del efecto sobre las características estáticas. lo que a menudo se traduce en propiedades estáticas y dinámicas inferiores. se acercan bastante a este modelo. Hay que tener en cuenta que.8u. Aunque conseguir una VTC ideal es algo físicamente imposible en los diseños reales. podemos definir la puerta digital ideal desde una perspectiva estática. a partir de la simulación SPICE. La puerta ideal Como resultado de las consideraciones realizadas en los párrafos previos. Ejemplo 5. L=1. un alto fan-out deteriora las prestaciones dinámicas de la puerta cargada. La curva VTC del inversor ideal se muestra en la figura 5. El fan-in de una puerta es el número de entradas de la misma. Característica VTC ideal [2] 5. Figura 5. Las impedancias de entrada y salida serán de valor infinito y cero. A los efectos del fan-in elevado en los diseños nos referiremos más adelante en este tema.1. también las dinámicas. algunas implementaciones.9. Puertas con valores altos de fan-in suelen ser más complejas.

2. que consiste en un número impar de inversores conectados en una cadena circular (figura 5. y el segundo por la capacidad añadida en la salida).11). Ejemplo 5.10). El circuito que constituye un estándar de facto para este tipo de medidas es el “oscilador en anillo”.8 . tpHL denota el retardo de propagación de la puerta para una transición alta a baja (H→L) de la salida de la puerta. son también fuertemente dependientes de la velocidad de tránsito de las señales entre ambos niveles lógicos. El hecho de elegir el 50% como punto representativo es consecuencia de suponer que el umbral de conmutación de una puerta (VM) se sitúa típicamente en el centro de la excursión lógica.El inversor Prestaciones: la conducta dinámica El retardo de propagación de una puerta (tp) indica cómo de rápido responde a un cambio en sus entradas. de forma que las tecnologías puedan juzgarse en igualdad de condiciones. Características como el consumo de potencia. Cuantificar el retardo de propagación de una red RC de primer orden. a veces conviene no complicar innecesariamente el cuadro incluyendo elementos de influencia de “segundo orden”. en función del valor de los componentes resistivo y capacitivo. es necesario definir el valor del retardo en cada una de estas transiciones. resulta útil encontrar un marco uniforme de medida del retardo de propagación de una puerta. de forma que si esta condición no se verifica el circuito podría no oscilar. y su valor es T=2×tp×N . mientras tpLH se refiere a la transición contraria. Cuando se comparan las prestaciones de puertas de tecnologías diferentes.10. Definición del retardo de propagación y tp representará el retardo promedio de tiempos de subida y bajada [2] propagación en ambas transiciones. la velocidad de una puerta. Esta ecuación es válida sólo si 2×N×tp >> tf +tr . Por este motivo. Dado que una puerta puede presentar tiempos diferentes en las transiciones de subida y bajada. respectivamente). Expresa el retraso temporal que experimenta una señal cuando pasa a través de la puerta. En estos casos. como pueden ser por ejemplo el fan-in y el fan-out (el primero influye a través de la complejidad que introduce en las puertas. 5. Esta velocidad puede cuantificarse por medio de los tiempos de subida y bajada (tr y tf . donde N es el número de inversores de la cadena. definidos entre el 10% y el 90% de los intervalos de transición (ver figura 5. lo que impide al circuito tener un punto estable de operación y hace que oscile. El valor Figura 5. dado que una “onda” de señales propagándose a través de la cadena podría solaparse con la siguiente y llegar a amortiguar la oscilación. El conocimiento del valor tp no es suficiente para caracterizar completamente las prestaciones del circuito. la conducta frente al ruido e. y se mide entre los puntos correspondientes al 50% de las transiciones de las señales de entrada y salida (figura 5. un oscilador en anillo necesita al menos cinco etapas para ser operativo. indirectamente.10). Así. El periodo de oscilación (T) queda determinado por el tiempo de propagación de la señal a través de la cadena completa.

11. en consecuencia. Por ejemplo. cuando la puerta conmuta. sobre todo. el producto de la potencia consumida y el retardo de propagación es un valor aproximadamente constante. además. en sus componentes estática y dinámica. 5. han de considerarse diferentes medidas de disipación. y es debida tanto a la carga y descarga de los condensadores como a los caminos eventuales de corriente entre los extremos de alimentación. y se le denomina producto potencia-retardo (PDP . lo que tiene gran influencia en decisiones críticas de diseño tales como: el encapsulado y los requisitos de refrigeración. Este índice supone una medida de la calidad (“cifra de mérito”) de los dispositivos de la tecnología valorada.T] y ipeak es el máximo valor de isupply en ese intervalo. es debida a los caminos de corriente entre los extremos de alimentación en ausencia de conmutaciones. La minimización de ambas componentes suele ser un objetivo prioritario en cualquier diseño. así como a las corrientes de pérdidas. La última ocurre sólo durante los transitorios. el retardo de propagación y el consumo de potencia de una puerta están relacionados.9 . La componente estática. la potencia de pico (Ppeak) es importante cuando se estudia el tamaño de las líneas de alimentación. Para una tecnología dada. la potencia de la fuente de alimentación y. mientras que la disipación promedio (Pav) lo es cuando se consideran los requisitos de refrigeración o potencia de la fuente. el tamaño de las líneas de alimentación. cuanto más rápida sea esta transferencia de energía (lo que significa mayor consumo).power-delay product). el número de circuitos que pueden integrarse en un único chip. esta componente es proporcional a la frecuencia de conmutación. Por último. Estos dos parámetros pueden calcularse de acuerdo con las siguientes expresiones: Ppeak = i peakVsupply = max[ P(t )] T Vsupply T (5.1) 1 Pav = ∫ P(t )dt = isupply (t )dt ∫ T0 T 0 donde isupply es la corriente extraída a la fuente de alimentación en el intervalo [0. La disipación puede descomponerse. dado que aquél suele quedar determinado por la velocidad a la que una cierta cantidad de energía puede ser almacenada en los condensadores de puerta de los MOSFET.PUERTAS LÓGICAS CMOS Figura 5. Dependiendo del problema de diseño que se aborde. más rápida será la puerta. Circuito oscilador en anillo para medida de los retardos de propagación [2] Potencia y consumo de energía El consumo de energía de una puerta determina cuánto calor disipa el circuito y cuánta energía se consume en cada operación. por contra.

5.El inversor (a) (b) (c) Figura 5. La impedancia de entrada es extremadamente alta. las capacidades y resistencias parásitas y el área de silicio empleada para una determinada función. la anchura de ambos dispositivos es diferente). El modelo equivalente de conmutación de la estructura CMOS ante cada entrada se muestra en las partes (b) y (c) de esta figura. lo que hace a estos circuitos relativamente inmunes al ruido y a las perturbaciones. en donde el cierre o apertura del interruptor depende de alcanzar o no una tensión en puerta superior a la tensión umbral. dada la diferente movilidad de huecos y electrones en los respectivos canales (lo que se traduce en una transconductancia diferente según el tipo de canal). esta similaridad geométrica entre dispositivos no es compatible con la necesaria simetría de las características estáticas y dinámicas del inversor CMOS. de forma que los transistores pueden tener dimensiones mínimas (en la práctica. donde se ha representado explícitamente la capacidad parásita de carga. El inversor CMOS estático La figura 5. es decir como una resistencia en serie con un interruptor ideal. como consecuencia del óxido bajo la puerta. Su operación se entiende fácilmente a partir del modelo simplificado que surge de considerar los dispositivos CMOS al nivel de conmutación. lo que produce unos márgenes de ruido óptimos.12.ratioless logic).2. las transconductancias de los transistores. para una tecnología dada. Inversor CMOS estático y modelo de conmutación [2] 2. por tanto. lo que proporciona un fan-out estático extraordinariamente alto (no se puede decir lo mismo del fan-out dinámico).10 . Para igualar los factores de ganancia en ambos dispositivos. En estado estacionario siempre existe un camino de baja resistencia entre la salida y VDD o GND.12(a) muestra el diagrama de circuito de un inversor CMOS estático. tendrá un valor moderadamente bajo (menor de 10KΩ).13 se muestra un ejemplo de layout de un inversor CMOS estático construido con transistores de geometrías mínimas. • • El layout físico de un circuito determina las características globales de dicho circuito. Los niveles lógicos no dependen de los tamaños relativos de los dispositivos (lógica no proporcional . La impedancia de salida. y por razones de simetría del comportamiento del inversor. dado que condiciona. Como veremos más adelante. Este inversor presenta una serie de interesantes propiedades: • • Los niveles de salida para 0 y 1 igualan a los extremos de alimentación (VDD y GND). En la figura 5.

Las relaciones entre tensiones y corrientes que definen el comportamiento conjunto de ambos transistores son: I DSn = − I DSp VGSn = Vin .11 .13.PUERTAS LÓGICAS CMOS Figura 5. la resolución gráfica de la tensión de salida del circuito ante cada tensión de entrada proporciona la curva VTC para este inversor. Esta curva exhibe una zona de transición muy estrecha. Conducta estática (modelo analítico) La forma de la curva VTC del inversor CMOS estático puede deducirse gráficamente de las características tensión-corriente individuales de los transistores. VGSp = Vin − VDD VDSn = Vout . A partir de estas curvas. cuando ambos transistores están conduciendo simultáneamente. Layout de un inversor CMOS estático con transistores de geometrías mínimas [1] el dispositivo PMOS suele hacerse más ancho que el NMOS en una cierta proporción. realizando la transformación a las coordenadas adecuadas.2) Las curvas características de salida de ambos transistores (en los sistemas de coordenadas apropiados) están dibujadas en la figura 5. lo que a su vez ecualiza sus características tensión-corriente. además de como inversor. representada en la parte (b) de la figura 5.14. De esta curva resulta obvio que. una estructura de este 5. El valor de esta ganancia queda determinado por las transconductancias y las resistencias de canal de ambos transistores. VDSp = Vout − VDD (5.14(a). con una muy alta ganancia incremental en la región de transición.

consiguiendo una separación nítida entre las señales representativas de ambos valores lógicos. en cuyo caso la ecuación que surge de la condición de la derivada es: ⎡ dV dV ⎤ k n ⎢ (Vin − VTn ) out + Vout − Vout out ⎥ = − k p Vin − VDD − VTp (5. Una forma común de simplificar la resolución es despreciar el efecto de modulación de longitud de canal.3) 2 ⎦ 2 ⎣ mientras que la ecuación que aplica la condición de la derivada es: dVout = −1 (5. Esta observación puede servirnos para poner de manifiesto una de las diferencias más importantes entre el diseño analógico y el digital: mientras el diseñador analógico polarizará el transistor en la mitad de la región de transición para obtener un máximo de linealidad. es: kp 2 ⎡ V2 ⎤ k n ⎢ (VIH − VTn ) Vout − out ⎥ = − VIH − VDD − VTp 1 + λ ⋅ (Vout − VDD ) (5.5) dVin dVin ⎦ ⎣ ( ) 5. en primer lugar. que utilizan inversores polarizados en zona lineal como amplificadores de ganancia negativa).4) dVin V =V ( )[ ] in IH Para obtener la ecuación que surge de esta condición. Para obtener analíticamente el valor de VIH es necesario. respectivamente). por ejemplo. si utilizamos el modelo más sencillo de comportamiento del MOSFET (modelo analítico). suele recurrirse a simplificaciones para facilitar una estimación aproximada de estos valores.12 .14. Curvas de carga de un inversor CMOS estático. La segunda ecuación para el cálculo de las coordenadas de este punto se obtiene aplicando la condición de que el módulo de la derivada de la curva en ese punto ha de ser la unidad. derivamos ambos miembros de la expresión (5. Por tanto. De la forma de la curva VTC del inversor CMOS quedan claros los valores de VOH y VOL (VDD y GND. Quedan por determinar los valores precisos de VIH . si se polariza en la región de transición (es el caso. VIL y VM .El inversor Figura 5.3) respecto a Vin . y curva VTC resultante [2] tipo puede ser utilizada como amplificador analógico de muy alta ganancia. igualar las expresiones de las corrientes que circulan por los canales de ambos dispositivos en ese punto concreto. el diseñador digital hará operar el circuito en las regiones de extrema no linealidad. la ecuación que resulta de igualar las corrientes por ambos transistores. en el que el NMOS se encuentra conduciendo en región lineal y el PMOS se encuentra en saturación. el de canal n en región activa y el de canal p en estrangulamiento. de las estructuras de oscilador de cristal. Dado que la resolución analítica de estas ecuaciones no es sencilla (se plantean ecuaciones de tercer grado).

La figura 5. Un análisis de esta curva permite hacer un par de observaciones: Figura 5.8) (V − V ) (1 + λ ⋅ Vout ) = − k p ⎢⎢ VIL − VDD − VTp (Vout − VDD ) − 2 IL Tn 2 ⎥ ⎣ ⎦ La condición sobre la derivada es igual que en el caso anterior.11) 1 1+ kR Esta expresión indica que VM sólo se situará en la mitad de la excursión lógica si kn = -kp (suponiendo que las tensiones umbrales de ambos transistores son comparables. ( ) ( ) Si el umbral de transición del inversor CMOS se sitúa en el centro de la excursión lógica. La expresión de VIL en función de Vout queda ahora: 2Vout + VTp − VDD + k RVTn VIL = (5. En este punto ambos transistores se encuentran saturados. mientras que el transistor de canal p opera en región activa: 2 ⎡ Vout − VDD ) ⎤ ( kn 2 ⎥ (5. resultando: 1 V + V + VTn k R DD Tp VM = (5. Para conseguir esto es necesario hacer el transistor PMOS aproximadamente tres veces más ancho que el NMOS.10) ( 2 2 en donde ya hemos despreciado el efecto de modulación de longitud de canal para simplificar el cálculo. los márgenes de ruido en nivel alto y bajo son iguales.13 . De esta ecuación se puede despejar el valor de VM .15. La ecuación que se plantea ahora al igualar las corrientes corresponde a una situación en la que el transistor de canal n se encuentra ahora en estrangulamiento.8 V).6) con lo que la tensión VIH se expresará en función de Vout de la siguiente manera: VDD + VTp + k R (VTn + 2Vout ) k VIH = kR = − n con kp 1+ kR (5. dada la diferencia de valores de transconductancia por la diferente movilidad de portadores. Tensión VM del inversor CMOS en función de la ratio |kp /kn| [2] 5. y la simplificación de cálculo es la misma. como es deseable.9) 1+ kR ( ) La obtención del valor del umbral de transición de un inversor (VM) se realiza teniendo en cuenta que se define como el punto de la curva VTC en el que Vin = Vout . y la expresión de VM puede obtenerse igualando las corrientes a través de ambos transistores: 2 kp kn 2 V M − VTn ) = − VDD − V M − VTp (5.15 representa el valor de la tensión VM en función de la relación |kp/kn| (se ha tomado VDD = 5 V y VTn = |VTp| = 0. esta ecuación se reduce a: k n ( − VIH + VTn + 2Vout ) = − k p VIH − VDD − VTp ( ) (5.7) La obtención de VIL sigue pautas absolutamente similares. lo que suele ser cierto).PUERTAS LÓGICAS CMOS Sustituyendo Vin por VIH y dándole el valor unitario a la derivada.

4/1. Efectos de segundo orden como la modulación de la longitud de canal o la saturación de la velocidad hacen todavía más razonable esta decisión.El inversor • VM es relativamente independiente de las variaciones de esta relación alrededor del punto central.3.8/1. Esta propiedad puede resultar muy útil cuando interesa diseñar curvas VTC asimétricas. se requiere que r sea mayor. en particular el de saturación en la velocidad de los portadores. Curva VTC en el modelo de saturación de velocidad Dado que en los dispositivos profundamente submicrónicos el modelo analítico del MOSFET se aparta en gran medida de la conducta estática real de estos dispositivos. Para valores grandes de VDD (comparado con las tensiones umbrales y de saturación). Esto significa que pequeñas variaciones en esta relación (0. El efecto de cambiar la relación |kp/kn| es el de desplazar lateralmente la región de transición de la curva VTC. (W/L)p = 5. esta ecuación puede simplificarse de la siguiente manera: r ⋅ V DD VM ≅ (5. es una práctica aceptada hacer la anchura de los PMOS sólo dos veces la de los NMOS. ahora vamos a situarlos en la curva por un 5. Asimismo. Siguiendo esta idea. • Ejemplo 5. alimentado con una VDD de 5 V.13) r = satp p VM = υ satnWn 1+ r suponiendo idéntico grosor de óxido para ambos transistores. y para ello el transistor PMOS debe hacerse más ancho.2 . que compara las fuerzas relativas de driving de corriente de ambos transistores.5) no perturba demasiado la característica de transferencia.14) 1+ r Esta ecuación establece que el umbral de conmutación depende de la relación r. y con unas relaciones geométricas (W/L)n = 1. La ecuación que se plantea de igualar las corrientes de dos transistores saturados en velocidad es (ver tema 4): V ⎛ ⎞ V ⎛ ⎞ (5. conviene recalcular los puntos de interés de la curva VTC del inversor CMOS cuando se introducen los efectos de segundo orden que se manifiestan en estos dispositivos.7 a 1. calcularemos este valor para el caso en el que la tensión de alimentación sea suficientemente alta como para que los dispositivos puedan considerarse saturados en velocidad (VDSAT < VM – VT). Para hacer mayor VM . Comenzando por VM. en situaciones de predominancia de ruido en uno de los dos valores lógicos. Por esta razón.12) υ satnCoxWn ⎜VM − VTn − DSATn ⎟ + υ satp CoxW p ⎜ =0 VM − VDD − VTp − DSATp ⎟ ⎜ 2 ⎠ 2 ⎟ ⎝ ⎝ ⎠ Resolviendo para VM obtenemos: VDSATp ⎞ V ⎛ ⎞ ⎛ ⎟ VDD + VTp + ⎜VTn + DSATn ⎟ + r ⎜ ⎜ 2 ⎠ ⎝ 2 ⎟ υ W ⎝ ⎠ donde (5. dado que en realidad se trata únicamente de parámetros instrumentales para obtener los márgenes de ruido. En relación con el cálculo de los valores de VIH y VIL . Determinar los puntos de interés de la curva VTC de un inversor CMOS con transistores en tecnología de 1.2 μm (consultar el Apéndice de este tema). aunque en rigor se definen como los puntos de la curva VTC donde la pendiente es -1.14 . la dificultad de su cálculo a partir de las ecuaciones de corriente y sus derivadas (sobre todo en modelos donde estas relaciones se hacen complicadas) a veces nos lleva a buscar simplificaciones en la forma de deducirlos. permitiendo ahorrar un área valiosa.2. Al contrario si queremos disminuir el valor de VM . de nuevo ignoraremos los efectos de modulación de longitud de canal para simplificar los cálculos.

63) del tema 4).16.19) dVin λn knVDSATn (Vin − VTn − VDSATn / 2) + λ p k pVDSATp (Vin − VDD − VTp − VDSATp / 2) Ignorando la modulación de longitud de canal y haciendo Vin = VM .15 . el efecto de modulación de longitud de canal no puede ignorarse para realizar este análisis.15) g g NM H = VDD − VIH NM L = VIL (5. lo contrario supondría obtener para la ganancia un valor infinito. los puntos VIH y VIL corresponden a los puntos de cruce de esta recta con las rectas horizontales correspondientes a VOH y VOL. La ganancia la obtendremos diferenciando la ecuación que iguala las corrientes de ambos dispositivos en saturación: V ⎛ ⎞ k nVDSATn ⎜Vin − VTn − DSATn ⎟(1 + λnVout ) + 2 ⎠ ⎝ (5. obtenemos la expresión de la ganancia: k n ⋅VDSATn + k p ⋅ VDSATp 1 1+ r (5. Derivando respecto a Vin y resolviendo.18) VDSATp ⎞ ⎛ + k pVDSATp ⎜ ⎜Vin − VDD − VTp − 2 ⎟ ⎟(1 + λ p (Vout − VDD )) = 0 ⎝ ⎠ En esta ecuación hemos sustituido el factor υsatCoxW. es necesario determinar la ganancia en el umbral de transición (VM). De esta expresión vemos que la ganancia en la zona central de la VTC queda casi exclusivamente determinada por los parámetros de tecnología. teniendo en cuenta que en dicho punto ambos transistores están saturados.20) g≅− =− (VM − VTn − VDSATn / 2)(λn − λ p ) I Dn (VM ) λn − λ p siendo IDn(VM) la corriente que fluye por el inversor (corriente de drenador a fuente del transistor de canal n) cuando Vin = VM . dado que esta ganancia presenta una fuerte dependencia de la pendiente de las curvas tensión-corriente en la región de saturación. especialmente los factores λ de modulación de longitud de canal. Esta aproximación proporciona las siguientes expresiones para la anchura de la región de transición y los márgenes de ruido: (V − VOL ) = − VDD VIH − VIL = − OH (5.16. 5. por su valor equivalente k⋅VDSAT. introduciendo una aproximación lineal a tramos para la curva VTC. teniendo en cuenta que el valor de la tensión VDSAT es.16) Figura 5. De esta manera. La región de transición se aproxima mediante una recta cuya pendiente (g) corresponde a la ganancia en el umbral de transición.17) Para darle valor a estos puntos. Curva VTC de un inversor CMOS aproximada por tramos lineales [2] En esta aproximación los puntos VIH y VIL se pueden expresar de forma muy sencilla en términos de VM y g: V V − VM VIH = VM − M VIL = VM + DD g g (5. muy aproximadamente.PUERTAS LÓGICAS CMOS procedimiento alternativo. Además. tal como se ilustra en la figura 5. Lυsat/μs (ver expresión (4. que figura en la expresión de la corriente de un transistor saturado en velocidad. obtenemos: k nVDSATn (1 + λnVout ) + k pVDSATp (1 + λ pVout − λ pVDD ) dVout =− (5.

El inversor Robustez del inversor CMOS En este punto conviene hacer algún comentario respecto a la influencia de las variaciones de los dispositivos como consecuencia del proceso de fabricación en la conducta estática del inversor. la región de transición mide sólo un 10% de la tensión de alimentación Figura 5. Así. El dibujo de las curvas VTC para tensiones de alimentación cada vez menores (parte izquierda de la figura 5.17. y cuáles son los límites del mismo.18.16 .5 V (sólo 100mV superior a estas tensiones umbrales). variando sólo ligeramente el umbral de conmutación.18) no sólo confirma nuestra suposición. Curvas VTC de un inversor CMOS combinando dispositivos de peor y mejor caso [2] En relación con el escalado de tensión. esta conducta es. Como hemos comentado con anterioridad. en la figura 5. sino que incluso muestra que el inversor sigue funcionando bien para tensiones de alimentación cercanas a las tensiones umbrales de los transistores que lo componen. cabe preguntarse si la operación del inversor CMOS resiste este escalado. a una tensión de 0. y g depende inversamente con VM). por fortuna. Para confirmar la robustez de este inversor frente a las variaciones en otros parámetros tecnológicos. por ejemplo. Las curvas “corner” (casos extremos) de comportamiento estático del inversor se dibujan en la figura 5. Curvas VTC de un inversor CMOS para tensiones de alimentación cada vez menores (transistores en tecnología de 0. y se puede apreciar que se mantiene intacta la funcionalidad del inversor. Figura 5. Así. se ha simulado la característica de transferencia estática reemplazando los dispositivos nominales por sus versiones de mejor y peor caso.16 se ha ilustrado gráficamente cómo la variación en las dimensiones relativas de los dispositivos. Una primera conclusión de los cálculos efectuados con anterioridad es que la ganancia del inversor en la región de transición se incrementa con la disminución de la tensión de alimentación (VM es aproximadamente proporcional a VDD . bastante insensible a estas variaciones.25μ) [2] 5. sólo tienen un impacto menor en las características estáticas.17.

A continuación. la tensión umbral). suficientes para conmutar la puerta entre ambos niveles. Esto supone una considerable simplificación de la situación real. manteniendo las tensiones umbrales de los transistores. no obstante. Para conseguir una ganancia suficiente como para que el circuito pueda utilizarse en una celda digital es necesario que la tensión de alimentación sea al menos el doble de kT/q (unos 50 mV). Conducta dinámica El retardo de propagación de un inversor CMOS queda determinado por el tiempo que se necesita para cargar y descargar el condensador equivalente de la salida (CL) a través de los transistores PMOS y NMOS. Este hecho conduce a la necesidad de conseguir valores de CL lo más pequeños posible para la realización de circuitos CMOS de altas prestaciones. Es conveniente. lo que hace al diseño más sensible al ruido externo. Hay al menos tres razones para no hacerlo: • • • La reducción indiscriminada de la tensión de alimentación tiene un impacto positivo en el consumo.. Para proporcionar ciertas pistas que nos permitan conocer algo más acerca de los límites potenciales del escalado de tensión.17 . y la ganancia en la región de transición se aproxima a 1. que el circuito sea muy lento. y para proporcionar una ganancia suficiente para que las curvas VTC sean aceptables.e. El escalado de la alimentación supone reducir la excursión lógica. ¿por qué no operar los circuitos digitales a tensiones mínimas de alimentación?.18 la VTC del inversor para tensiones de alimentación de 200 a 50 mV. si la reducción de la tensión de alimentación es tan beneficiosa para estas características. aun cuando la tensión de alimentación no sea suficiente para hacer conducir a los transistores. pero otro muy negativo en el retardo de propagación.. mientras que esta anchura supone un 17% cuando esta tensión es de 2. Sorprendentemente sigue obteniéndose una conducta de inversor.4 q Esta expresión supone un límite real en el escalado de la tensión de alimentación. presentaremos un procedimiento simplificado para estimar el valor de esta capacidad equivalente. 5. En torno a 100 mV se observa un deterioro significativo de las características. antes de nada. Las características estáticas se hacen cada vez más sensibles a las variaciones en los parámetros del dispositivo (p. en torno a este voltaje el ruido térmico puede producir una operación incorrecta.PUERTAS LÓGICAS CMOS (para una máxima ganancia de 35). se han dibujado en la parte derecha de la figura 5. La explicación hay que buscarla en las corrientes subumbrales. Los bajos valores de corrientes de conmutación hacen. Esta condición podemos expresarla como: kT (5.21) VDD min > 2. Entonces. el modelo de retardo de propagación que utilizaremos para el inversor CMOS estático asume que todas las capacidades se totalizan (concentran) en un condensador único de valor CL . Cómputo de capacidades Para hacer el análisis tratable. situado entre el nodo de salida y GND. incluso en el caso de un simple inversor. estudiar en detalle la capacidad equivalente que se encontrará un inversor que tenga conectado a otro inversor como carga. y sugiere que el único camino para hacer que los inversores CMOS operen por debajo de 100 mV es mediante la reducción de la temperatura ambiente. VOH y VOL ya no coinciden con los extremos de alimentación.5 V.

Dado que tanto M1 como M2 se encuentran en corte o saturación desde que comienza el transitorio hasta que se alcanza el 50% de la excursión lógica1. con tiempos de subida y bajada nulos. y por tanto su influencia en el cálculo del retardo podremos despreciarla. que pone de manifiesto que el cambio de tensión efectiva entre los terminales de este condensador en una transición es en realidad el doble del cambio en la tensión de la salida. La entrada Vin supondremos que recibe la señal de una fuente ideal de tensión. Por simplicidad no hemos puesto de manifiesto la resistencia parásita asociada a la conexión entre ambas puertas. • Figura 5.19. Por fortuna. Cdb1 y Cdb2 . de forma que estas capacidades de unión se reducirán a condensadores lineales equivalentes cuyo tratamiento es mucho más sencillo.El inversor La figura 5. 5. Capacidades parásitas a la salida de un cuales se realiza la carga y descarga inversor CMOS [2] de las capacidades. Son las capacidades de unión entre los drenadores y el sustrato. dado que su valor será en todo caso muy inferior al de las resistencias de canal de los dispositivos a través de los Figura 5. En el modelo de condensador concentrado en el nodo de salida. La mejor aproximación para simplificar el cálculo de estas componentes es utilizar el “factor de equivalencia de tensión” (ver tema 4).20. esta simplificación no afecta significativamente a los valores de retardo lógico que se obtienen. fuertemente dependientes de la tensión aplicada. y sabemos que son capacidades no lineales. Este efecto se ilustra en la figura 5.18 1 . es razonable suponer que las únicas contribuciones de esta doble capacidad puerta-drenador se deban a los términos de solape (ver tema 4). El efecto Miller en un condensador sometido excursiones de tensión de igual amplitud y opuestas entre sus extremos [2] La afirmación de que uno de los transistores se encuentra en saturación a lo largo de todo este intervalo es sólo una aproximación. al variar ambas tensiones en sentidos opuestos. haciendo explícitas todas las capacidades (y sólo aquéllas) que influyen en la respuesta transitoria del nodo de salida (Vout).20. esta componente se reemplaza por un condensador a tierra de valor doble debido al “efecto Miller”.19 muestra la cascada de dos inversores conectados. tal como veremos más adelante. Podemos distinguir las siguientes componentes de capacidad para CL : • Cgd12 .

21. Figura 5. Ejemplo 5. esto último no produce un gran error. En primer lugar. Layout de dos inversores de geometría mínima en cascada [2] 5. lo que no es cierto al depender de la región de operación.2 μm. Es la capacidad debida a los hilos de conexión. cuyo valor podemos estimar para cada uno de ellos según la expresión Cg = CoxWL. alimentado con una VDD de 2. Son las capacidades totales de puerta de los transistores del inversor de carga. De nuevo esta aproximación introduce sólo errores menores. supone que todos los componentes de las capacidades de puerta de ambos transistores están conectados entre el nodo de salida y tierra e ignora el efecto Miller de las capacidades puertadrenador.21. Calcular las capacidades de un inversor CMOS de dimensiones mínimas en una tecnología de 1. y a las conexiones dedicaremos un apartado más adelante en este tema. domina las prestaciones del inversor para altos fanouts. dado que podemos suponer que la puerta de carga no conmuta antes de que se alcance el 50%. suponemos que la capacidad de óxido es constante en el intervalo de interés. Cg3 y Cg4 . Esta expresión simplifica la situación real en dos aspectos. En segundo lugar. durante la primera mitad del transitorio se puede suponer que uno de los dispositivos está siempre en región lineal. Si los inversores están próximos y la tecnología lo permite puede despreciarse su valor en los cálculos. denominado capacidad extrínseca. En general no es este el caso.19 .4. si se calculan estas capacidades se llega a la conclusión de que aproximadamente la mitad de la capacidad de carga equivalente de la salida es debida al propio inversor (capacidades de unión y solape). • Cuando sólo hay un inversor conectado a la salida. Este último factor. y cuyo layout se ilustra en la figura 5. lo que significa que el ignorar la variación de la capacidad resulta en una estimación pesimista de alrededor del 10%. mientras el otro pasa de corte a saturación.5 V. no obstante. mientras la otra mitad es atribuible a la puerta conectada a la salida (capacidades de puerta).PUERTAS LÓGICAS CMOS • Cw .

en la transición L→H los valores extremos de tensión serán: V1 = VOL y V2 = (VOH +VOL)/2. y V1 y V2 representan las tensiones inicial y final de medida del retardo.24) Consideremos primero el retardo de propagación tpLH .El inversor Retardo de propagación: análisis de primer orden El retardo de propagación puede calcularse integrando la corriente de carga (o descarga) del condensador que concentra en el nodo de salida todas las capacidades anteriormente calculadas (CL). La expresión de este retardo es: V2 dv (5. La gráfica de la corriente por el canal del transistor PMOS en este transitorio se ilustra de forma aproximada en la figura 5.22. y en región triodo el resto del rango de salida.22) t p = CL ∫ i (v ) V1 donde v representa la tensión en cada instante a través del condensador. Iav . en la transición contraria V1 = VOH y V2 coincidirá con el valor del caso anterior.22. Cuando la salida alcanza el punto medio de la excursión lógica. Como resultado. Un cálculo exacto de esta expresión es algo complejo. el transistor habrá alcanzado ya la región triodo (salvo que |VTp| tenga un valor exagerado). el transistor PMOS permanecerá en estrangulamiento mientras Vout < |VTp|. de forma que: VOH − VOL = VDD I D (Vout = 0) = kp (−V 2 DD − VTp ) (1 + λ ⋅ (− V )) 2 p DD (5. dado que la corriente es una función no lineal de la tensión. con lo que el NMOS se pone en corte inmediatamente y es el PMOS el que conduce la corriente para cargar el condensador.25) 2 ⎡ ⎤ V ⎞ − VDD VDD ⎛ I D ⎜ Vout = DD ⎟ = k p ⎢ − VDD − VTp − ⎝ 2 ⎠ 2 8 ⎥ ⎣ ⎦ Los valores que se obtienen de estas expresiones se promedian para obtener Iav : ( ) 5.20 .23) I av Dado que el retardo de propagación se define como el tiempo para llevar la salida al 50% de la excursión lógica total. Con esta simplificación la expresión anterior se transforma en: CL (V2 − V1 ) tp ≅ (5. Aplicando el modelo más Figura 5. obtenida como el promedio de las corrientes en los puntos extremos de la transición de tensión. Supondremos que la señal de entrada conmuta de forma abrupta de VDD a 0. puede obtenerse una aproximación razonable para el retardo de propagación si se reemplaza la corriente de carga (variable con la tensión) por una corriente fija. Corriente a través del transistor de sencillo de comportamiento tensióncanal p en una conmutación de baja a alta [1] corriente del MOSFET (modelo analítico). la expresión para ambos retardos de propagación (tpLH y tpHL) será idéntica: t p = CL (V OH − VOL ) / 2 I av (5. Sin embargo.

muy útil en las simulaciones al nivel de conmutación. Si la simetría de comportamiento entre ambos dispositivos no es un objetivo primario.3 V). que puede resultarnos muy útil para cálculos en primera aproximación: CL t pLH ≅ (5. Resistencia equivalente de canal Una forma alternativa de calcular el retardo de propagación.27) 2 donde hemos introducido la simplificación adicional de despreciar el efecto de modulación de longitud de canal. e incluso de 3. la igualación de estos factores de ganancia significa hacer al dispositivo PMOS aproximadamente tres veces más ancho que el NMOS. y que puede demostrarse que vale (μn / μp)1/2. Esta condición puede conseguirse haciendo kp y kn aproximadamente iguales en valor. es posible hacer más rápido el inversor por medio de la reducción de la anchura del PMOS. lo que incide negativamente en la capacidad de carga (CL) por el efecto de incremento de las capacidades de difusión.24).28) t pLH = 2 k p − VDD − VTp ( ) ( ) Cuando VDD >> |VTp| (lo que es una aproximación razonable para alimentaciones de 5 V.21 . el retardo de propagación promedio en ambas transiciones valdrá: ⎛ ⎞ CL ⎜ 1 1 1⎟ t p = t pLH + t pHL = + (5. lo que da lugar también a una curva VTC simétrica. dado que en esta región de operación se comporta muy aproximadamente como una fuente de corriente (esta suposición nos ha servido anteriormente también para simplificar el cálculo de la componente de CL debida a la capacidad puerta-drenador del primer inversor). es sencillamente la corriente de saturación: kp 2 I av ≅ − VDD − VTp (5.26) Se puede obtener una expresión más simple si suponemos que el PMOS permanece en saturación en todo el rango de tensiones de salida entre 0 y VDD /2. pero por el contrario disminuye significativamente tpHL. solape y puerta de los dispositivos PMOS. siendo μn y μp las movilidades de electrones y huecos en cada uno de los dos tipos de dispositivos. La corriente promedio de carga. Existe un valor de compromiso para la relación geométrica entre el dispositivo PMOS y NMOS que optimiza el retardo promedio de propagación del inversor. Con todo esto. Como se ha comentado con anterioridad. lo que incrementa algo el valor de tpLH (la resistencia del PMOS se ve incrementada).29) k p VDD Dada la simetría del problema. en estas condiciones. de entre un 5% y un 8% según el valor de VDD. es recurrir a la modelización de los canales de los transistores (a 5.30) ⎟ 2 2VDD ⎜ ⎝ k p kn ⎠ ( ) La mayoría de las veces es deseable diseñar los inversores con retardos idénticos en una y otra transición.PUERTAS LÓGICAS CMOS V ⎞ ⎛ I (Vout = 0) + I ⎜ Vout = DD ⎟ ⎝ 2 ⎠ I av = 2 (5. Esta aproximación introduce sólo errores menores. Introduciendo este valor en la expresión (5. para el retardo tpHL obtendremos una expresión idéntica. podemos simplificar aún más la expresión del retardo. el resultado para el retardo de propagación es: CLVDD (5.

t2 (Ron (t )) = R t dt = dt ≅ (Ron (t1 ) + Ron (t 2 )) on ∫ ∫ t 2 − t1 t1 t 2 − t1 t1 I D (t ) 2 (5. En la búsqueda de un valor promedio representativo de todo el transitorio. es fácil establecer que el transistor permanece saturado en velocidad a lo largo de toda la transición. el modelo resistivo da suficiente precisión para una primera estimación del retardo. el promedio de los valores de resistencia en los puntos extremos de la transición.23. concretaremos el cálculo de la resistencia equivalente de canal para determinar el retardo de propagación de una puerta lógica. Teniendo en cuenta la definición del retardo de propagación.. Vamos a partir en este caso del modelo de transistor saturado en velocidad para el cálculo de la resistencia equivalente de canal. con lo que el valor de la resistencia promedio que se obtiene de integrar la resistencia a lo largo del transitorio es: Figura 5. Puntos de cálculo de la resistencia equivalente de canal a partir de la curva característica de un NMOS [2] 5. según el esquema dibujado en la parte izquierda de la figura 5. y en particular su retardo de propagación.22 . se podrán calcular mediante un sencillo circuito RC.. Aunque no pueda decirse ni mucho menos que el canal del transistor se comporte como una resistencia. de nuevo nos interesaremos por la descarga entre el valor inicial de tensión VDD y el punto medio de la excursión lógica (VDD/2). para el transitorio de descarga. las características dinámicas del inversor. Esto podemos expresarlo: t t 1 2 1 2 VDS (t ) 1 ( ) Req = promediot =t1 .23. viene dado por la expresión: Vout (t ) = VDD e − t /( Rn + RL ) CL (5. aún más simple. Supondremos el proceso de descarga del condensador equivalente del nodo de salida de una puerta a través del canal de un NMOS. De esta manera.32) Teniendo en cuenta esta aproximación.31) donde Rn representa la resistencia equivalente de canal y RL la resistencia equivalente de las interconexiones. dado que proporcionará valores más ajustados que el modelo analítico para las tecnologías profundamente submicrónicas actuales. una aproximación razonable es tomar como dicho valor representativo el promedio de los valores de resistencia sobre la región de interés o. Suponiendo que la tensión de alimentación es sustancialmente mayor que la tensión de saturación de la velocidad (VDSAT). que podremos despreciar en primera aproximación. el retardo de propagación se podrá evaluar a partir del comportamiento exponencial de la tensión de salida que. El principal problema para establecer un valor de resistencia equivalente de canal en toda una transición es el carácter no lineal de esta resistencia y su dependencia con el tiempo y el punto de operación del transistor.El inversor través de los que se realiza la carga y descarga del condensador CL) como resistencias equivalentes. Esta aproximación funciona bien si la resistencia no experimenta fuertes no linealidades sobre el rango de promediado. En tal caso.

Para ello sustituimos el valor de Req obtenido en (5. Dependencia de la resistencia sencillo RC. Para VDD >> VT + VDSAT /2.35) t pHL = ln(2 ) ⋅ Reqn C L = 0. la determinación del retardo de propagación sigue un modelo Figura 5.69 = 0. • Calculada la resistencia equivalente. que representa la dependencia de la resistencia equivalente con la tensión de alimentación. ignorando el efecto de modulación de longitud de canal: 3 CLVDD CLVDD t pHL = 0.69 ⋅ Reqn C L De esta expresión se hace obvio que si representamos el retardo de propagación del inversor en función de la tensión de alimentación. El alimentación [2] tiempo en alcanzarse el punto medio entre los extremos (50% de la excursión lógica) viene dado por la expresión: (5.52 (5. lo que puede apreciarse en la figura 5.34) Req = ⎜ + ≅ ⎜1 − λnVDD ⎟ ⎜ ⎟ 2 ⎝ I DSATn (1 + λnVDD ) I DSATn (1 + λnVDD / 2 ) ⎠ 4 I DSATn ⎝ 6 ⎠ De estos resultados pueden extraerse tres conclusiones: • • La resistencia es inversamente proporcional a la ratio geométrica (W/L).33) dentro de esta expresión del retardo. con lo cual el retardo se hace independiente de la tensión de alimentación y su valor es: CL t pHL = 0. en donde la respuesta a un escalón equivalente de canal con la tensión de sigue un comportamiento exponencial.PUERTAS LÓGICAS CMOS Req = 1 − VDD / 2 con VDD / 2 VDD ∫ V 3 VDD ⎛ 7 ⎞ dV ≅ ⎜1 − λnVDD ⎟ I DSATn (1 + λnV ) 4 I DSATn ⎝ 9 ⎠ (5.37) (W / L )n kn' VDSATn 5. el gráfico resultante será formalmente idéntico al que representa la dependencia de la resistencia equivalente de canal frente a la tensión de alimentación. y conocido el valor de la capacidad equivalente de salida de un inversor. y simplificando el resultado mediante una expansión en serie de potencias de Taylor: ⎞ 3 VDD ⎛ 5 VDD VDD / 2 1⎛ ⎞ ⎟ (5. Cuando la tensión de alimentación se aproxima a VT la resistencia se incrementa de forma importante. la resistencia se hace virtualmente independiente de la tensión de alimentación.33) 2 ⎞ VDSATn ' ⎛W ⎞ ⎛ ⎟ ⎜ ( ) I DSATn = k n V V V − − ⎜ ⎟ ⎜ DD T DSATn 2 ⎟ ⎝ L ⎠n ⎝ ⎠ Podemos comprobar que se obtiene un valor similar simplemente promediando la resistencia en los extremos del intervalo.36) ' (W / L )n knVDSATn (VDD − VTn − VDSATn / 2) 4 I DSATn En la mayoría de los diseños la tensión de alimentación se elige lo suficientemente alta como para que VDD >> VTn + VDSATn / 2 .23 . Podemos hacer explícita la dependencia del retardo expresada en (5.24.24.35) respecto a los parámetros de la tecnología.52 (5.

se vislumbran al menos tres líneas de actuación para minimizar el retardo de propagación de un inversor CMOS estático: • Reducción de CL. Valores de resistencia efectiva de canal para una tecnología de 0. Como cabía esperar. Incremento de VDD.24 • • . Retardo de propagación de un inversor CMOS en función de VDD [2] La tabla 5. y se puede concluir que la aproximación resulta bastante optimista respecto al caso real. Mediante un diseño cuidadoso del layout pueden reducirse los dos primeros términos. En esta línea es conveniente recordar que existen tres factores que contribuyen a la capacidad de carga: la capacidad de unión de las difusiones del propio inversor.26. la tendencia en las tecnologías Figura 5. No es un factor sobre el que el diseñador usualmente tenga demasiado control. Tabla 5.I muestra los valores de resistencia para transistores de geometría mínima en la tecnología de 0. Comparación del retardo exacto con el aproximado por la resistencia equivalente [1] submicrónicas actuales es hacia la 5. la figura 5.El inversor Ésta es sólo una aproximación de primer orden. Si nos preguntamos por la precisión de la aproximación RC.5 μm.26 puede suponer una respuesta.25. lo que queda confirmado por la gráfica mostrada en la figura 5. para dos tensiones (5 y 3. Más aún. dado que el incremento del tamaño de los transistores también incrementa las capacidades de unión y la de puerta. En ella se compara la respuesta temporal del modelo resistivo con una simulación SPICE en un transitorio de alta a baja.25. Incremento de kp y kn por medio de un incremento de la ratio W/L de los transistores.24 representa la resistencia equivalente de canal frente a VDD.5 μm [1] Como consecuencia de todas las consideraciones previas. y esta última influirá negativamente en el fan-out de la puerta a cuya salida se conecte. donde destaca la diferencia de valores entre ambos tipos de canal. en la que se han considerado transistores saturados en velocidad.3 V). Los cuadrados indican los valores de retardo evaluados según la ecuación (5.I. Con esto hay que tener cierto cuidado. que dibuja el retardo de propagación del inversor en función de la tensión de alimentación. y el incremento en VDD proporciona en realidad una mejora en las prestaciones debida al factor de modulación de longitud de canal.36). de ahí la desviación a valores bajos de la tensión de alimentación. Figura 5. al depender implícitamente de la tecnología. en los que no se da este fenómeno. la capacidad de las interconexiones y el fan-out. esta curva es virtualmente idéntica a la que en la figura 5.

25 . Driving de cargas grandes Como ya se ha indicado en apartados previos. afectando negativamente al retardo de ésta. y conectado a otro inversor de las mismas características. diseñando transistores mucho mayores.27.5.27. Se puede minimizar el retardo en estas situaciones utilizando una cascada de etapas con transistores de tamaños progresivamente mayores. Indicar por último que. y que tendrán un efecto adverso sobre las prestaciones.2 μm. optimizando consecuentemente el número de etapas. Se demuestra que el α óptimo coincide con el número e. El problema que se plantea a continuación es que estos transistores trasladan los inconvenientes de la alta capacidad de carga a la etapa previa.21. donde cada inversor representado puede producir α veces más corriente que la etapa previa (cada inversor tiene transistores con canales α veces más anchos). Ejemplo 5. existen una serie de factores adicionales que en rigor habríamos de haber tenido en cuenta. por razones de consumo y de fiabilidad que analizaremos más adelante. la “cadena” de driving con el menor retardo para una determinada carga final de salida será la que presente una relación exponencial en los tamaños de los transistores de las etapas sucesivas. Entre estos factores están los tiempos de subida y bajada de la señal de entrada y las resistencias de las regiones de fuente y drenador. Hay situaciones en las que estas cargas pueden ser mucho mayores que la representada por una puerta típica. Se puede optimizar este factor α para mínimo retardo en función del cociente entre la capacidad final (Cbig) y la de una puerta de tamaño mínimo. Calcular los retardos de propagación de un inversor CMOS de dimensiones mínimas en una tecnología de 1. los retardos de las puertas CMOS aumentan con el tamaño de las cargas capacitivas que tengan conectadas. alimentado con una VDD de 5 V. Esta cadena de inversores está representada en la figura 5. Estas situaciones son: ƒ Conexiones fuera del chip ƒ Conexiones a buses compartidos ƒ Señales de reloj o de control a múltiples puntos La solución a este problema pasa por incrementar la disponibilidad de corriente a la salida de la puerta. Inversores en cascada para el driving de grandes cargas [1] 5. que aparecen en serie con la resistencia equivalente del canal. Figura 5. En otras palabras. aunque los cálculos previos ofrecen una buena aproximación de la conducta dinámica de un inversor CMOS. con cada etapa proporcionando e veces más corriente que la anterior. tal como aparece en el layout de la figura 5.PUERTAS LÓGICAS CMOS disminución de esta tensión.

A continuación analizaremos de manera detallada las diferentes componentes de consumo de estas puertas.305-327.45 V). factor que limita. Esta contribución. Para minimizar esta componente de consumo por conducción subumbral. De los apartados anteriores. sin embargo.5 mW. Agregando las dos contribuciones de corriente de pérdidas. el consumo estático de un inversor CMOS es cero. en campos tales como la electrónica médica y los sistemas portátiles. cada vez más se exigen diseños de bajo consumo que permitan operaciones prolongadas de sistemas operados por baterías. S.1 y 0. Como consecuencia de ello. el consumo por esta causa sea de 0.35 y 0. Estos niveles de corriente dan lugar a que. Una fuente de corriente de pérdidas más importante reside en la conducción subumbral de los transistores. suele ser tan pequeña que puede ignorarse. no obstante. Mukhopadhyay and H. para un circuito con un millón de dispositivos operados a una tensión de alimentación de 5 V. las puertas CMOS son las más eficientes en el uso de la potencia para realizar computaciones digitales. que esta corriente inversa de unión se incrementa exponencialmente con la temperatura. dado que siempre estará cortado uno de los dos dispositivos. la disipación de potencia estática puede expresarse de la siguiente manera: Pstat = I leakageVDD (5. Mahmoodi (2003) “Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits”. Roy.El inversor Consumo de potencia y producto potencia-retardo Uno de los aspectos más importantes en el diseño lógico es el relativo al consumo de potencia de los circuitos lógicos. extensa excursión lógica y altos márgenes de ruido). existe un excelente trabajo donde se revisan dichos mecanismos en los circuitos submicrónicos: ¾ K. Ya analizamos en el tema 4 la influencia de la tensión umbral en este efecto. lo que no es mucho. 5. por ejemplo. una corriente de pérdidas (leakage current) que fluye a través de las uniones en inversa formadas entre las difusiones de fuente y drenador y el sustrato. vol. no. no obstante. Consumo estático2 Idealmente. el número máximo de puertas que pueden integrarse en un circuito.38) Esta contribución de la corriente de pérdidas a la disipación de los circuitos MOS crece conforme avanza la miniaturización de los dispositivos (ver tema 4). al representar valores entre 0.26 2 .91. la principal razón para que el CMOS estático se haya impuesto en la actualidad como la tecnología dominante para diseños de muy alta complejidad es su casi nulo consumo de potencia en estado estacionario. como sabemos. habiéndose de tener muy en cuenta en aplicaciones de muy bajo consumo. los dispositivos de bajo consumo normalmente se diseñan con tensiones umbrales cuyos valores son superiores a un mínimo establecido (entre 0. Sin embargo. Siempre existe. Por encima de esta limitación absoluta. Hay que tener en cuenta. En las siguientes secciones consideraremos por separado las dos componentes en que puede dividirse este consumo dinámico. pp. y unas prestaciones dinámicas que pueden hacerse aceptablemente buenas. aunque para un cálculo preciso haya que tener en cuenta esta componente estática.5 nA a temperatura ambiente. debe de haber quedado claro que el inversor estático CMOS tiene una curva VTC casi ideal (forma simétrica. Por último comentar que. Para los interesados en conocer más acerca de los mecanismos de corriente de pérdidas en circuitos MOS. la mayor parte de la potencia consumida en una puerta se debe a la conmutación.2. y la necesidad de diseñar dispositivos con tensiones umbrales no demasiado pequeñas para mejorar el comportamiento de los MOSFET a tensión nula de puerta (cuando deben operar como interruptores abiertos). Proceedings of the IEEE.

mientras que la restante se almacena en la capacidad de carga. (a) (b) Figura 5. con lo que se extrae de la fuente de alimentación una cierta cantidad de energía. este condensador se descarga. en realidad las resistencias no intervienen en el cálculo de la potencia consumida por este mecanismo de carga y descarga de la capacidad equivalente de salida. Cada vez que este condensador se carga. Ambos términos pueden deducirse integrando la potencia instantánea en el periodo de interés. Las formas de onda de la tensión de salida y de la corriente a través del canal del PMOS se ilustran en la figura 5. Para analizar esta componente de consumo dinámico. comencemos por el transitorio de carga del condensador CL a través del canal del transistor PMOS (figura 5.28. utilizaremos un modelo de carga a la salida como el representado en la figura 5. Parte de esta energía se disipa en el dispositivo PMOS.39) (5. dado que su valor será pequeño frente a las resistencias de canal en todos los casos. debidos a las puertas que tiene conectadas y a los hilos que realizan las conexiones. En la transición contraria (salida de alta a baja). Circuito para el análisis del consumo [1] Más aún.29. y la energía almacenada se disipa en el transistor NMOS. su tensión cambia de 0 a VDD .PUERTAS LÓGICAS CMOS Consumo dinámico debido a la capacidad de carga (CL) Para estimar esta componente del consumo.27 .40) DD dv C V2 EC = ∫ iVDD (t )vout dt = ∫ CL out vout dt = CL ∫ vout dvout = L DD 2 dt 0 0 0 ∞ ∞ V 5. y las expresiones para las energías quedan: EVDD DD dvout 2 = ∫ iVDD (t )VDD dt = VDD ∫ CL dt = CLVDD ∫ dvout = CLVDD dt 0 0 0 ∞ ∞ V (5.28. En el análisis de este término de disipación omitiremos la resistencia parásita. en donde RL y CL representan los parásitos que el inversor encuentra en su salida. tal y como comprobaremos más adelante. asumiendo que el transistor NMOS se corta de forma instantánea al iniciarse el transitorio. la energía extraída de la fuente de alimentación (EVDD). y por otro lado la que se almacena en el condensador (EC). por un lado. Figura 5. Transitorio de carga del condensador equivalente de salida: formas de onda de tensión y corriente [2] Podemos realizar un cálculo preciso de esta energía considerando.29(a)).29(b).

el valor calculado no tiene en cuenta el driving de los circuitos directamente conectados a los pines de salida del encapsulado. El balance neto de disminuir la tensión de alimentación es positivo. y puede introducirse en el cómputo reemplazando la capacidad física promedio CL por una capacidad “efectiva”. Durante el transitorio de descarga. Hay que destacar también que esta disipación de energía es independiente del tamaño (y en consecuencia de la resistencia del canal) del transistor de salida. En nuestro ejemplo. Por último. Esta independencia es lógica.El inversor De estas expresiones se deduce que sólo la mitad de la energía proporcionada por la fuente de alimentación se almacena en CL. Consideremos. Si el inversor es conmutado f0→1 veces por segundo en promedio. Ésta es una de las razones por las que las tensiones de alimentación van haciéndose cada vez menores. un factor de actividad del 20% reduce el consumo promedio a 10 W. en cada ciclo de conmutación (compuesto por dos transiciones opuestas) se extrae de la fuente una cantidad fija de energía igual a CL×VDD2. insistir en que el problema del consumo va agravándose conforme se incrementa la complejidad de los circuitos integrados.30) y la figura 5. CEFF = α⋅CL . supongamos que el chip de nuestro ejemplo sólo tiene 100 pines de salida. determinada ésta por la resistencia del canal. esta evaluación es pesimista.3 → 2.25 μm funcionando a 500 MHz.5 → 1.41) Pdyn = CLVDD f 0→ 1 La importancia creciente en los circuitos actuales de este término de disipación es consecuencia de los progresivos avances de la tecnología. La “actividad” real en el circuito es sustancialmente menor. si bien existen otros criterios de fiabilidad que también aconsejan dicha disminución. aun sólo considerando el criterio disipación-retardo. lo que está cerca del límite de la disipación máxima permitida en un CI con cualquier encapsulado. 5. con una capacidad promedio de 15 fF/puerta. y conmutados a una frecuencia de 20 MHz entre 0 y 5 V. Así.28 . como se evidencia de la expresión (5. esto supondrá un consumo por puerta (alimentada a 2. De nuevo la energía será independiente de la resistencia del dispositivo. que empujan las frecuencias de funcionamiento a valores cada vez más elevados. aunque afecta de manera negativa al retardo. Esto da lugar a un consumo adicional de 1 W. una tecnología CMOS de 0. la carga del condensador es retirada. Afortunadamente.25. el consumo de potencia será: 2 (5. mientras la capacidad total de los chips también se hace cada vez mayor al integrarse cada vez más dispositivos en un die.5 V) de aproximadamente 50 μW. La reducción de consumo depende de forma cuadrática de la disminución de la tensión de alimentación. dado que no todas las puertas del circuito integrado conmutan a la frecuencia completa de 500 MHz. la otra mitad se ha disipado en el transistor PMOS. Para un diseño de un millón de puertas y suponiendo que ocurre una transición en cada flanco de reloj. no obstante. que normalmente consume una cantidad sustancial de la potencia. tal y como hemos visto.8 …). Así. dado que el condensador de salida se carga (o descarga) completamente en cada transitorio. por ejemplo. Por otra parte. reduciéndose progresivamente los estándares de tensión (5 → 3. con lo que la energía asociada será independiente de la velocidad a la que se cargue. y la energía que tenía almacenada se disipa en el dispositivo NMOS. cada uno cargado con 20 pF (lo que puede ser un valor típico). esto representaría un consumo de 50 W. que representa el valor promedio de la capacidad que es conmutada en un ciclo.

cuando los tiempos de subida y bajada en la entrada no son nulos. El valor no nulo de estos tiempos da lugar a que exista un camino de baja resistividad entre VDD y GND durante un corto intervalo de tiempo en cada conmutación (mientras los transistores conducen simultáneamente). En general. Ejemplo 5. el consumo de potencia será: tr + t f Pdp = VDD I peak f (5. el valor del producto potencia-retardo o PDP es una medida de la calidad de una puerta lógica (“cifra de mérito”) y mide la energía consumida 5. En estas condiciones.29 . alimentado con una VDD de 5 V. en realidad no es correcta.43) 2 El valor de Ipeak queda determinado por la corriente de saturación de los dispositivos. Representar el comportamiento en conmutación de esta corriente para una señal de entrada con tiempos elevados de subida y bajada.2 μm. La figura 5. mientras la parte (b) de esa misma figura representa de forma esquemática las espigas de corriente que se producen durante un transitorio por esta causa. en un inversor CMOS de dimensiones mínimas en una tecnología de 1. Energía por operación o producto potencia-retardo (PDP) Como se ha indicado con anterioridad. y puede ser ignorada en primera aproximación.42) 2 2 2 siendo tr y tf los tiempos de subida y bajada. siendo proporcional a los tamaños de los transistores. Podemos hacer un cálculo aproximado de la potencia consumida por esta corriente. si suponemos que las espigas de corriente representadas en la figura tienen forma triangular y que VDD >> |VT|. Corriente de conducción simultánea en un inversor CMOS estático [2] Consumo debido a las corrientes por conducción simultánea de ambos dispositivos La suposición que hemos hecho de que los tiempos de subida y bajada son nulos.30.PUERTAS LÓGICAS CMOS (a) (b) Figura 5. respectivamente. Utilizar el simulador analógico para obtener la curva de corriente de conducción simultánea en función de la tensión de entrada.30(a) muestra la dependencia de esta corriente con la tensión de entrada al inversor. la potencia consumida por esta causa es sensiblemente inferior a la debida a la carga y descarga de los condensadores equivalentes de salida.6. circulando una corriente de cierto valor en dicho intervalo. La energía disipada será entonces: I peak tr I peak t f tr + t f Edp = VDD + VDD = VDD I peak (5.

La figura 5. Suponiendo que la puerta se conmuta a su máxima velocidad.45) 2 Conviene analizar la dependencia de EDP respecto a la tensión de alimentación.44) 2 La energía consumida en cada ciclo completo de conmutación (doble transición 0→1 1→0) será justamente el doble del valor PDP. lo que deja de ser cierto para bajos valores de VDD. Mide la energía necesaria para conmutar una puerta. dado que energía y retardo quedan afectados por VDD de forma opuesta. una transición 0→1 ó 1→0). en donde puede apreciarse que el valor óptimo de tensión de alimentación se sitúa en torno a los 1. y esta medida es el “producto energía-retardo” o EDP.46) VDD − VT − VDSAT / 2 donde α es un parámetro de tecnología. e ignorando las contribuciones por corrientes de pérdidas y por conducción simultánea. con lo que la reducción de alguna de estas dos variables mejorará las prestaciones globales de esta lógica. por tanto. El valor óptimo de la tensión de alimentación se obtiene derivando la expresión (5.1 V. Sin embargo. lo que nos conduciría a que el voltaje óptimo para operar un circuito sería el menor compatible con la conservación de su funcionalidad.48) 2 La conclusión más significativa de este análisis es que el valor de tensión de alimentación que optimiza simultáneamente prestaciones dinámicas y energía es bastante bajo. pero este número puede hacerse arbitrariamente bajo reduciendo la tensión de alimentación.36) de la siguiente manera: α CLVDD tp ≈ (5. f max = 1 / (2t p ) . el valor del PDP para el inversor CMOS estático es: C V2 2 PDP = Paverage × t p = CLVDD f max t p = L DD (5.5 V. Suponiendo que ambos transistores del inversor tienen valores comparables de tensión umbral y de saturación. La validez del PDP como una medida de la calidad de un proceso tecnológico o topología de puerta es cuestionable. esto puede comprometer las prestaciones. El resultado para VDD es: 3 VDD opt = (VT + VDSAT / 2) (5.47) 2(VDD − VT − VDSAT / 2) Esta expresión es válida en la medida en que los dispositivos estén saturados en velocidad. aunque este hecho no distorsiona los resultados globales del análisis. para encontrar un valor de tensión de alimentación que optimice simultáneamente ambos parámetros. Sustituyendo este valor en la expresión de EDP: 2 3 VDD α CL EDP = (5. el valor óptimo de VDD se sitúa en torno a 1 V. podemos simplificar la expresión del retardo de propagación presentada en (5. Para tecnologías submicrónicas con umbrales en el rango de los 0. cuya definición es: 2 CLVDD 2 EDP = PDP × t p = Paverage t p = tp (5. debería combinar prestaciones y energía.31 representa el producto energía-retardo para una tecnología CMOS de 0. Una medida más apropiada.25 μm. tal y como se ha comentado con anterioridad.El inversor por la puerta en cada evento de conmutación (es decir. 5. A partir de esta expresión se observa que el PDP de una puerta CMOS es sólo una función de la capacidad de carga y de la tensión de alimentación.47) respecto a VDD e igualando el resultado a 0.30 .

Estos diferentes requerimientos de diseño normalmente se concretan en el uso de diferentes “estilos” de circuito.25 μm [2] 3. La mayoría de estas propiedades pueden ser llevadas a puertas lógicas más complejas implementadas mediante la misma topología de circuito. sino que también lo es de los valores previos de dichas entradas. En muchos diseños avanzados. Gráficas de energía. por ejemplo). al ser la tecnología hegemónica en la actualidad. integrada por circuitos que tienen la propiedad de que en cualquier instante de tiempo las salidas del circuito se relacionan directamente con las entradas en ese instante a través de alguna expresión booleana (salvando los retardos de propagación). retardo y producto energía-retardo en una tecnología CMOS de 0. En todo caso.31. es la velocidad el factor fundamental. En este apartado revisaremos los estilos de diseño de puertas más extendidos en tecnología CMOS. el fan-in es un factor que 5. tales como las estructuras NOR o NAND. que representan la historia del sistema (circuitos con “memoria”). buenas prestaciones de velocidad y baja potencia disipada. 3. Para otras aplicaciones. Los requerimientos de diseño impuestos a estos circuitos lógicos varían ampliamente. Sin embargo y por desgracia. la minimización del consumo de potencia es el factor crucial. restringiremos nuestro estudio a la lógica combinacional. dado que tiene un impacto directo sobre el coste. los secuenciales o regenerativos. El área es a menudo un factor primario. En la otra clase de circuitos. la salida no es sólo función de los datos de entrada actuales. tal como ocurre por ejemplo en los microprocesadores actuales. Diseño CMOS estático El inversor CMOS estático presentado en el apartado previo posee unas propiedades excelentes en diversos aspectos: baja sensibilidad al ruido y a variaciones en el proceso de fabricación.31 .1. PUERTAS COMBINACIONALES EN CMOS El estudio del inversor abordado en el apartado previo vamos a extenderlo a otras puertas digitales simples.PUERTAS LÓGICAS CMOS Figura 5. sobre todo cuando se trata de aplicaciones portátiles operadas por batería (telefonía móvil. La lógica combinacional forma el núcleo de la mayoría de los circuitos integrados digitales. o incluso en diferentes tecnologías de implementación. sin embargo.

consiste en la extensión del inversor estudiado en la sección previa a puertas lógicas de más de una entrada. una conexión paralelo de transistores en Figura 5. en estado estacionario. de forma que puertas CMOS complejas tales como NAND de tres o más entradas son demasiado grandes y lentas. Esquemas de puertas NAND y NOR en CMOS estático [1] 5. El primero de ellos. Puerta lógica complemenla función booleana implementada por el circuito.32. la de pull-up (PUN . CMOS complementario Una puerta estática CMOS es una combinación de dos redes de transistores. se han propuesto otros estilos de diseño que. integrada exclusivamente por transistores de canal p. Para mitigar estos problemas. una y sólo una de ellas proporcione al nodo de salida un camino de baja resistencia a un extremo de alimentación. Esta aproximación dinámica presenta la ventaja de que las puertas resultantes son más simples y rápidas. Dado que ambas redes son “duales” (en el sentido indicado de conducir alternativamente según la combinación de entradas). combinación de PUN y PDN [2] contrasta con los circuitos dinámicos. cuya conexión se esquematiza en la figura 5. son clasificables en dos categorías amplias: circuitos estáticos y circuitos dinámicos. mientras una conexión en paralelo representa una operación OR. Comenzaremos con la revisión de los circuitos CMOS estáticos. y la de pulldown (PDN).Puertas combinacionales en CMOS condiciona este buen comportamiento. Desde el punto de vista de diseño lógico. que denominamos CMOS complementario. como veremos en este apartado.32. En los circuitos estáticos el nodo de salida se encuentra permanentemente conectado a VDD o GND vía un camino de baja resistencia (excepto durante los transitorios de conmutación).32 . pero su diseño y operación están influidos por una mayor sensibilidad al ruido. Esto taria. Estas redes deben diseñarse de tal manera que. y las salidas de las puertas toman durante “todo el tiempo” los valores de Figura 5. una conexión en serie de transistores en cualquiera de las redes corresponde a una operación AND de sus entradas. cuyo funcionamiento se basa en el almacenamiento temporal de valores de carga en las capacidades asociadas a nodos separados de los terminales de fuente por caminos de alta impedancia.33. de forma que en este apartado describiremos los estilos más utilizados de diseño de este tipo.pull-up network). realizándose siempre una inversión en la salida. integrada por transistores de canal n.

34. El primero se refiere al hecho de que los transistores de pull-up (canal p) no suelen realizarse con geometrías mínimas. como las denominadas and-or-invert (AOI) y or-and-invert (OAI). En el marco de las reglas de diseño SCMOS. Sobre estas estructuras geométricas debemos hacer un par de comentarios. Layouts de puertas NAND y NOR de dos entradas [1] 5. la figura 5. que implementan sumas de productos y productos de sumas (ver figura 5.34).33 se representan los esquemas de circuito de sendas puertas CMOS estáticas de dos entradas.PUERTAS LÓGICAS CMOS la PUN debe tener asociada una conexión serie en la PDN. presentadas en el capítulo previo. y a continuación se calcula el tamaño de los transistores para verificar unas determinadas prestaciones de velocidad o área.35 ilustra los layouts de sendas puertas NAND y NOR de dos entradas.33 . y viceversa. al Figura 5. Este diseño constituye un procedimiento iterativo que se inicia especificando la topología de circuito para realizar una determinada función lógica. como ya se ha indicado. velocidad y disipación). existen formas algo más complejas de puertas. Este tipo de puertas más complejas son utilizadas por los programas de optimización lógica para producir layouts muy eficientes.35. En la figura 5. Esquema de puerta AND-OR-invert-21 (AOI-21) [1] Figura 5. El diseño del layout físico de las puertas lógicas va íntimamente unido a las prestaciones globales del circuito digital (área. que realizan las funciones NAND y NOR. Además de estas puertas simples.

Así. VTC de una puerta NAND de dos entradas. las líneas VDD y GND (VSS) corren en “raíles” a lo largo de la celda. existen tres posibles combinaciones de entradas que producen una conmutación de la salida de alta a baja: A = B= 0→1.Puertas combinacionales en CMOS Figura 5.34 .36. La anchura de los canales de los PMOS es 1. no ocupa mucha más área que el inversor).5 veces la de los NMOS [2] menos en lo que a anchura se refiere. Por otra parte.36. vías para conectar las señales de salida y de entrada de las celdas consecutivas. Las puertas estáticas en CMOS complementario heredan las buenas propiedades estáticas y dinámicas del inversor CMOS. dado que dependen de los patrones digitales aplicados a las entradas. Si consideramos la puerta NAND de dos entradas dibujada en la parte izquierda de la figura 5. exhiben una excursión lógica que se extiende entre los extremos de la tensión de alimentación (rail-to-rail) ni presentan disipación estática más allá de las corrientes de pérdidas. más complicado que en el caso del inversor. sin embargo. A = 1 B = 0→1. las entradas y salidas a una puerta se presentan sobre capas diferentes. La diferencia entre los dos últimos casos es consecuencia de la tensión en el nodo interno entre los dos dispositivos NMOS. y por tanto presentará mayor resistencia de canal ante la misma tensión de puerta. que depende del patrón de entradas. Las curvas VTC exhiben diferencias significativas según la configuración de entradas. lo que supone una resistencia equivalente muy reducida. La tecnología CMOS permite pocas variaciones sobre la organización física de la celda básica. por tanto. B = 1 A = 0→1. mientras en los dos últimos sólo conducirá un dispositivo. los transistores de una puerta presentan una densidad de empaquetamiento superior a la de los inversores individuales (la puerta NAND. esto supone que la tensión umbral de este dispositivo será superior a la que presenta M1. por lo que siempre que se pueda se utilizarán puertas en la síntesis de una determinada función lógica. por ejemplo. entrando las señales a través de polisilicio y presentándose las salidas sobre la primera capa de metal. El análisis de las características de transferencia de tensión y de los márgenes de ruido es. 5. y del efecto de cuerpo que esta tensión produce en el transistor M2. en el primero de los casos ambos transistores del pull-up se ponen simultáneamente en conducción. En segundo lugar. de cara a compensar la ya comentada diferencia de movilidades entre electrones y huecos (ecualización de los factores de ganancia). Una conexión en cascada entre celdas exigirá. con los transistores tipo n a lo largo del raíl GND y los de tipo p a lo largo de VDD .

dado que el peor caso (y único posible) es que conduzcan los dos dispositivos de canal n en serie. que afecta a los transistores más cercanos al nodo central. la igualación de los tiempos de subida y de bajada pasa en este caso por multiplicar las anchuras de los dispositivos en serie por un factor de 1. Esto es debido. Un análisis similar nos conduce a que los dispositivos PMOS de la puerta NOR de la parte (b) de la figura 5. Por contra.37. tanto en el nodo de 5. dado que la conducción de ambos reduce la resistencia equivalente y.5 (en lugar de 2). es necesario tomar ciertas medidas.37(a). puede Figura 5. supongamos la puerta NAND de dos entradas representada en la figura 5. en rigor deberán hacerse más anchos estos dispositivos que los que se conectan a los terminales de alimentación. Si se considera el efecto de saturación de velocidad.PUERTAS LÓGICAS CMOS En cuanto a las características dinámicas. tpHL se hace 2×0. debemos considerar la combinación de entradas que produce el peor caso. en primer lugar. Para ilustrar este aspecto. por tanto.69×Rp×CL puertas CMOS complementarias [2] (el tiempo que la exponencial tarda en alcanzar el 50% del valor final). Entendido el mecanismo de retardo en una puerta CMOS complementaria. las consideraciones anteriores conducen a condiciones menos exigentes. El diseño de las dimensiones relativas de los dispositivos para conseguir la igualación de tiempos en ambas transiciones. En este caso. si se considera el efecto de cuerpo. lo que reducirá a la mitad el valor de la resistencia de la expresión de tpHL.69×Rn×CL . Para determinar el tamaño de los dispositivos que garantice unos tiempos de subida y bajada iguales o menores que los del inversor de referencia. con independencia de las combinaciones posibles de las entradas. por consiguiente. El peor caso de tpLH .37 deberán duplicar su anchura para mantener las propiedades dinámicas del inversor de referencia. dado que en procesos submicrónicos los transistores apilados están menos sometidos al efecto de saturación de velocidad. una de las más reseñables del inversor es que posee unos tiempos comparables de subida y bajada. si N es el número de entradas) incrementa la capacidad total de la celda. en donde hemos simplificado el esquema de transistores utilizando el modelo resistencia-interruptor de los dispositivos. el retardo de la (a) (b) red RC. cuando se trata de puertas de más de una entrada. de nuevo las características dinámicas de la celda quedan fuertemente afectadas por el patrón digital que se presenta en las entradas y que produce la conmutación de la salida.35 . Pensando en trasladar esta propiedad a las puertas estáticas CMOS. para igualar el tiempo de bajada del inversor de referencia es necesario duplicar la anchura de los dispositivos NMOS. Supondremos primero que las resistencias equivalentes de los canales de todos los transistores son idénticas y equivalentes a la del transistor NMOS de tamaño mínimo. Modelos de conmutación de estimarse en este modelo RC como 0. En la transición de salida L→H el peor caso corresponde a un solo transistor de canal p conduciendo. resulta sencillo llegar a la conclusión de que dicho retardo se deteriora rápidamente conforme aumenta el fan-in. En efecto. y considerando un único condensador equivalente que concentra todas las componentes de capacidad en el nodo de salida de la puerta. bajo relaciones geométricas adecuadas de los transistores p y n (lo que proporciona además simetría a la curva VTC). En la transición contraria. a que el gran número de transistores (2N. inevitablemente nos conduce a tener que considerar la situación del peor caso.

a2 y a3 son factores de peso función de la tecnología. que realiza la función lógica. no se obtiene demasiada mejora en la velocidad por el efecto adverso que esto representa para las capacidades parásitas.50) RL + RPDN DD Para mantener el margen de ruido en baja a un valor apropiado es necesario que la resistencia equivalente de la carga sea mucho mayor que la del PDN.38. éste estará cortado y la salida será llevada a alta por la carga. Al activarse el PDN. denominándose esta última estructura “pseudo-NMOS”. al aumentar éste. Ejemplo 5. tanto la capacidad CL (proporcional al número de transistores) como la resistencia equivalente del canal crecen de forma proporcional. existen algunos diseños que imponen restricciones muy estrictas de área. al incrementarse la resistencia equivalente. Una forma de reducir la complejidad del CMOS estático es volver a una aproximación similar a la utilizada en las familias MOS primitivas. y a1 . complejidad o velocidad. se establecerá un camino a tierra y la tensión de salida quedará determinada por el divisor de tensión formado por la resistencia equivalente de los canales del PDN (RPDN) y la del transistor de carga (RL): RPDN VOL = V (5. cuya expresión es: (5. Diseñar en CMOS estático la función: F = (D+A (B+C))’ y dimensionar apropiadamente los transistores de cada una de las redes. Lógica proporcional (ratioed) A pesar de la robustez y facilidad de diseño de la lógica CMOS complementaria. una conexión en serie ralentiza también el funcionamiento de la puerta.38 se muestran dos estructuras de este tipo. y en estos casos puede recurrirse a diseños alternativos de puerta. al ser demasiado lentas. Estructuras lógicas proporcionales [2] 5.49) t p = a1 FI + a2 FI 2 + a3 FO donde FI y FO son el fan-in y el fan-out de la puerta.Puertas combinacionales en CMOS salida como en los nodos internos. lo que en conjunto proporciona una dependencia cuadrática. La dependencia cuadrática con el fan-in es consecuencia de que. una con transistor de carga NMOS de empobrecimiento y otra con carga PMOS. Una conclusión inmediata de lo anterior es que puertas con un fan-in superior a 3 deben evitarse. Puede establecerse una dependencia del retardo de una puerta CMOS complementaria en función del fan-in y del fan-out. siendo polarizada por un único dispositivo de carga.36 . En la figura 5. En lugar de una combinación de redes PUN y PDN se diseña una red simple PDN con transistores NMOS. lo que exige un diseño cuidadoso de la proporción geométrica (ratio) de (a) (b) Figura 5.7. En segundo lugar. Aunque esto puede resolverse haciendo más anchos los dispositivos. como ya se ha indicado. La operación que realizan estas estructuras se puede resumir como sigue: para una combinación de entradas que no activen el PDN. La dependencia lineal con el fan-out puede entenderse del hecho de que la capacidad de carga crece linealmente con dicho fan-out.

69( RL || RPDN )CL Según esta expresión de tpLH . Sin embargo. los retardos de propagación en ambas transiciones vendrán dados de forma aproximada por las siguientes expresiones: t pLH = 0. Si suponemos la tensión de salida suficientemente pequeña el PMOS se encontrará saturado en velocidad y el NMOS estará en región triodo.39. la resistencia equivalente del transistor de carga debería tener un valor tan pequeño como sea posible. claramente superiores a la puerta con carga de empobrecimiento.39 se ilustran las curvas de polarización de los dos esquemas representados en la figura 5. Figura 5. A modo de comparación. Si analizamos estos circuitos desde el punto de vista dinámico.37 . Ejemplo 5. Suponer que el transistor de empobrecimiento tiene una tensión umbral del mismo valor absoluto que el transistor excitador de enriquecimiento. como en el caso del CMOS complementario. con lo que la igualación de las corrientes conduce a la expresión: 2 2 ⎛ ⎞ VDSATp ⎛ ⎞ VOL ⎟ =0 (5.69 RL CL (5. Este compromiso es el que ha dado lugar a las diferentes configuraciones de cargas que se han propuesto como alternativas al CMOS complementario. que podríamos considerar como el dispositivo ideal de carga. alimentado con una VDD de 5 V. al ser más cercanas a las de la fuente de corriente ideal.51) t pHL = 0.8.38. que utilizan un único dispositivo MOSFET como carga. En la estructura pseudo-NMOS la tensión VOH se iguala a VDD . La diferencia principal con el CMOS complementario se encuentra en VOL . que no coincide con GND ya que el transistor de carga conduce siempre. en la figura 5. que en todo caso resulta inferior en prestaciones a cualquiera de las dos configuraciones con transistor (menor corriente disponible en cualquier punto). esta condición entra en conflicto con la necesidad de hacerla mucho mayor que RPDN . Para calcular este valor de VOL igualaremos las corrientes a través del dispositivo de carga y el de excitación (que por simplicidad consideraremos que es único) cuando Vin = VDD . Por esta razón a este tipo de lógica se la denomina “proporcional” (ratioed). a la vista de los gráficos de la figura 5. cuya disminución excesiva daría lugar a un consumo elevado.PUERTAS LÓGICAS CMOS ambos tipos de dispositivos. Determinar los puntos de interés de la curva VTC de un inversor con carga de empobrecimiento construido con transistores NMOS de dimensiones mínimas en una tecnología de 1. dado que la red PDN estará cortada. Curvas de carga para diferentes Estas curvas se representan junto a la recta de tipos de dispositivos [2] carga que proporcionaría una resistencia de valor apropiado. cuyas prestaciones de corriente de carga resultan. En lo que resta nos centraremos en la estructura pseudo-NMOS.2 μm.52) k n ⎜ (VDD − VTn )VOL − ⎟ + k p ⎜ − VDD − VTp VDSATp − 2 ⎠ 2 ⎠ ⎝ ⎝ ( ) 5.39. y junto a la característica de una fuente de corriente. y de cara a verificar las restricciones dinámicas.

dado que ahora 5.Puertas combinacionales en CMOS donde no hemos incluido el efecto de modulación de longitud de canal que se superpone en el modelo simplificado de análisis manual. se basa en suponer que siempre se encuentran disponibles tanto las señales como sus complementos. en este estilo de diseño se requerirán sólo N+1 transistores (si el fan-in es N). al existir un camino de corriente entre los extremos de alimentación. en particular cuando se trata de diseñar puertas complejas con un amplio fan-in. proporcionando simultáneamente las salidas y sus complementos.54) Pav = VDD I low = VDD ⋅ k p ⎜ − VDD − VTp VDSATp − 2 ⎠ ⎝ VOL ≅ k p VDD + VTp VDSATp ( ) ≅ μ pWp V μnWn DSATp ( ) En suma. frente a los 2N transistores del CMOS complementario. lo que redunda en unas mejores prestaciones de velocidad al reducir las capacidades parásitas. Una última desventaja. es el consumo estático de potencia cuando la salida se encuentra en baja. por ejemplo. y que el PMOS de carga debe ser bastante más estrecho que los transistores de la red PDN. Se trata de la lógica DCVS (differential cascode voltage switch) cuyo esquema se ilustra en la figura 5. Una de las dos redes de pull-down facilita siempre un camino a tierra de baja resistividad. Todo diseñador de lógica pseudo-NMOS debe hacer frente a ciertos problemas. Por desgracia. esto tiene un impacto negativo en el retardo de propagación correspondiente al transitorio de carga del nodo de salida (L→H). la lógica pseudo-NMOS es una opción atractiva sólo en ciertos casos. de los decodificadores de direcciones utilizados en las memorias).38 . De esta manera. común a todas las estructuras proporcionales. estas estructuras presentarán ventajas en pequeños subcircuitos donde: • la velocidad (no el consumo) es el parámetro de mayor importancia • el tamaño y la complejidad de las conexiones constituyan un aspecto crítico. la puerta tiene también unas características dinámicas (tiempos de subida y bajada) desiguales en función de la transición. Además. o • en circuitos donde se sabe que las salidas estarán la mayor parte del tiempo en alta (caso. dado que se limita la disponibilidad de corriente del PMOS.53) kn (VDD − VTn ) Es obvio que VOL depende de la proporción entre las anchuras del transistor de carga y el excitador (NMOS). El acoplamiento de los transistores del latch de pull-up acelera la conmutación. pero elimina el consumo estático de potencia. con lo que el consumo estático de este estilo de diseño no supondrá un problema. y como consecuencia de todo lo anterior. Esta lógica mantiene la ventaja de la pseudo-NMOS en cuanto a velocidad. La parte (b) de la figura 5. Podemos resolver VOL de esta expresión y el resultado es: (5. Lógica DCVS Una aproximación que nos permite eliminar completamente el consumo estático. El primero de ellos tiene que ver con la asimetría de la curva VTC. que conmutará de una a otra cuando cambien adecuadamente las entradas. Esta lógica usa una estructura de latch para el pull-up. dado que los diferentes factores de ganancia de los transistores desplazan el umbral de conmutación (VM) respecto del centro de la excursión lógica. dadas las diferentes características de las resistencias equivalentes de carga y descarga del condensador de salida. lo que requiere a su vez que cada puerta genere simultáneamente la función y su complemento.40 muestra un ejemplo de circuito DCVS. Esto se consigue a expensas de un área extra. derivada de la lógica pseudo-NMOS. que elimina el consumo estático. El consumo de potencia promedio en este estado puede deducirse fácilmente de la corriente entregada por la carga en VOL: 2 ⎛ ⎞ VDSATp ⎟ (5.40(a).

41. Además. sino también a los terminales de fuente y drenador.40.39 .40. que puede ser como en el caso anterior un único transistor si la finalidad es reducir al máximo el número de dispositivos de la implementación. Puertas lógicas DCVS (differential cascode voltage switch) [1][2] se requieren dos redes PDN. a diferencia de las aproximaciones de diseño presentadas hasta el momento. La disponibilidad de señales complementarias (diferenciales). sin embargo. La gran ventaja de esta implementación es que presenta una resistencia de paso prácticamente independiente de la 5. las dos redes de pull-down pueden poseer elementos compartidos de cara a minimizar el número de dispositivos de la puerta. sino a uno de los función AND [2] terminales correspondientes a las difusiones de fuente o drenador. Esto hace que la resistencia de paso (Ron) varíe en un amplio rango según el valor de las tensiones en los extremos del interruptor. Para eliminar este problema se puede recurrir a un interruptor CMOS. descarta la necesidad de etapas de inversión añadidas. la variable de entrada A no se lógica de transistor de paso de una aplica a la puerta de un transistor. Como puede Figura 5. El elemento clave en esta lógica es el interruptor de paso. Un ejemplo sencillo de función lógica construida según esta aproximación se muestra en la figura 5.PUERTAS LÓGICAS CMOS (a) (b) (c) Figura 5. Implementación con apreciarse en la figura. tal como se ilustra en la parte izquierda de la figura 5. El problema de esta implementación del interruptor reside en la dependencia de las características eléctricas de dicho elemento con las tensiones aplicadas en los extremos. este es el caso de la puerta XOR-XNOR representada en la parte (c) de la figura 5.42. Lógica de transistor de paso Una alternativa ampliamente utilizada al CMOS complementario es la lógica de transistor de paso (pass-transistor). que reduce el número de transistores requeridos para implementar una función lógica permitiendo la conexión de las entradas primarias no sólo a las puertas de los transistores. constituido por dos dispositivos complementarios conectados en paralelo.41. El interruptor conmuta de on a off en función de la señal de control complementaria aplicada a las puertas de los transistores. donde se puede ver que la función AND de dos variables necesita sólo dos NMOS para ser implementada.

será durante esta fase cuando el nodo tome el valor lógico apropiado a la función lógica diseñada. Dicha operación se divide en dos fases.42. y todos los nodos permanecen conectados a través de caminos de baja resistividad a uno de los dos extremos de alimentación en cualquiera de los estados lógicos.43(a). La red PDN es similar a las que encontramos en diseño CMOS complementario o pseudo-NMOS. Utiliza una secuencia de fases en su operación (precarga y evaluación) para realizar funciones lógicas complejas.42. Cuando φ = 0 el nodo de salida queda precargado a VDD a través del transistor PMOS (transistor de precarga). en donde los valores lógicos se vinculan al paso de corriente por las ramas de los circuitos. que no es posible en las tecnologías basadas en transistores bipolares. 3. pero la operación de este circuito es sustancialmente diferente. siendo posible sólo una transición durante la evaluación. De esta 5. asociando los valores lógicos a niveles de carga en las capacidades parásitas de nodos en alta impedancia respecto a los extremos de alimentación. El principio de funcionamiento de la “lógica dinámica” es diferente. La ventaja principal de la lógica dinámica es que consigue disminuir la cuenta de transistores por puerta a valores similares a los de la lógica pseudo-NMOS. Interruptor CMOS: estructura de transistores complementarios en paralelo y resistencia equivalente en función de la tensión entre los extremos de conmutación [3] tensión que se aplique entre los extremos de los canales.Puertas combinacionales en CMOS Figura 5.2. “precarga” y “evaluación”. Las capacidades inherentes a los dispositivos MOSFET y su alta impedancia de puerta permiten este modo de realización de funciones lógicas. eliminando el problema del consumo estático de esta última.40 . fases que controla una señal de reloj (φ). Precisamente de la necesidad de refrescar dinámicamente estos valores de carga para que no se desvanezcan es de donde le viene el nombre. existirá o no durante esta fase un camino de descarga del nodo de salida a tierra. Cuando φ = 1 el transistor de precarga se corta y el de evaluación establece canal. tal como puede apreciarse en la parte derecha de la figura 5. Dependiendo de las entradas y composición de la PDN. permaneciendo el transistor Me (transistor de evaluación) en esta fase en circuito abierto. Principios básicos Consideremos el circuito de la figura 5. Diseño CMOS dinámico Los estilos de diseño lógico presentados hasta aquí pertenecen a la categoría de la “lógica estática”.

por lo que la simetría de la VTC o las características dinámicas no dependen de ninguna relación geométrica. Éste es el caso de la estructura representada en la figura 5.43(c). • • Se puede construir una estructura dual a la presentada en la parte (a) de la figura 5. 5. el valor de los márgenes de ruido será una función de la duración del periodo de evaluación. la capacidad equivalente de carga se verá sustancialmente reducida respecto al CMOS complementario. pero tendrá un efecto positivo sobre VOL al disminuirlo también.43. Conducta estática de la lógica dinámica Los niveles de salida de esta lógica (VOH y VOL) pueden ser fácilmente identificados con VDD y GND. y evaluado cuando φ pasa a 0. si es demasiado corto la influencia sobre ambos márgenes será la contraria. donde el nodo de salida es “predescargado” a GND durante la fase correspondiente (φ = 1). El número de transistores es sustancialmente menor que en el CMOS complementario. Podemos enumerar una serie de características de este estilo de diseño de funciones lógicas: • • La función lógica la implementa la PDN compuesta por transistores NMOS.43 se muestra un ejemplo de función lógica implementada según este estilo de diseño. al requerirse una secuencia periódica de precargas y “refrescos” de los estados lógicos.41 . si éste es demasiado largo afectará severamente a un nivel alto de salida (al disminuir VOH) y al correspondiente margen de ruido en alta. la operación queda fuertemente temporizada por la señal de sincronización. En la parte (b) de la figura 5. y no dependen del tamaño de los transistores. Por otra parte. con una pareja de transistores de precarga y evaluación en posiciones opuestas respecto a la primera propuesta. siendo N+2 si N es el fan-in.PUERTAS LÓGICAS CMOS Figura 5. en lógica dinámica. lo que redunda en mayores velocidades de conmutación. en donde los márgenes de ruido y los umbrales de conmutación han sido definidos como cantidades sin ninguna dependencia temporal. un análisis estático puro no es posible. Por contra.43 si consideramos una red de transistores PMOS formando una PUN. No presenta consumo estático (salvo las corrientes de pérdidas). que funciona de manera parecida a la PDN de la estructura CMOS complementaria. los parámetros de la curva VTC son esencialmente diferentes de las puertas estáticas discutidas hasta aquí. Se trata de una lógica no proporcional. En consecuencia. Así. Estructuras lógicas dinámicas [2] manera. por ejemplo.

con lo que tpLH = 0. Las dos causas de fuga se identifican gráficamente en la figura 5. La presencia del transistor de evaluación hace la puerta algo más lenta. Finalmente. Esto no tiene por qué ser un problema. En segundo lugar. dado que no se ha considerado la corriente subumbral. Este hecho lo agrava el que la puerta presenta ciertas deficiencias que deben ser conocidas. lo que exige que en estos circuitos el reloj tenga una frecuencia mínima. el margen de ruido en alta es elevado.42 . a expensas de una robustez reducida en relación con la tolerancia al ruido. Debido a las pérdidas. En conjunto. típicamente entre 250 Hz y 1 KHz. En el análisis previo se ha obviado la influencia del tiempo de precarga en la velocidad de conmutación de la puerta. lo que contrasta con la situación de la lógica pseudo-NMOS. para una señal de entrada que no facilite el canal de la PDN la salida permanecerá en alta.44(b)). en el estado de alta la impedancia de salida de la puerta es muy elevada. Después de la fase de precarga. tiempo que queda determinado por el necesario para cargar CL a través del transistor de precarga y en el que la salida de la puerta está deshabilitada. como ya se ha comentado.Puertas combinacionales en CMOS Podemos afinar los cálculos de estas características. lo que supone un diodo en inversa por el que circulará la corriente inversa de saturación (unas cuantas décimas de microamperio por centímetro cuadrado de unión). como consecuencia del menor número de transistores. el diseñador es libre de elegir el tamaño del transistor de precarga para acelerar este proceso. lo que hace que el PDN comience a conducir incluso antes de alcanzar la tensión de inversión fuerte. debida al menor valor de CL. descansa en el almacenamiento del valor de salida en un condensador. por lo que resulta razonable igualar el umbral de conmutación (y los valores VIH y VIL de la puerta) a la tensión umbral VTn . dado que el nodo de salida permanece flotante. dado que a menudo los sistemas digitales se diseñan para que los tiempos de precarga se solapen con otras funciones del sistema. ya que añade una resistencia en serie a la descarga. Si se espera el tiempo suficiente la salida alcanzará el valor GND. El PDN de un inversor dinámico comienza a conducir cuando la señal de entrada supera la tensión umbral del transistor NMOS de pull-down. lo que le permite a la puerta tolerar una cantidad razonable de ruido. Consideraciones de ruido en diseño dinámico El concepto de circuito dinámico da lugar a estructuras simples y rápidas. aunque el transistor se diga que está cortado con A = 0. por lo que tpHL será proporcional a CL y a la resistencia equivalente del PDN. Esto hace a 5. la propiedad más atractiva de la puerta dinámica es su alta velocidad de conmutación. En primer lugar. En realidad la situación es aún peor. A continuación vamos a estimar los tiempos de retardo. Además.44(a). A este respecto hay que recordar que esta transición constituía precisamente el punto débil de la lógica pseudo-NMOS. la capacidad CL corresponde parcialmente a la capacidad de difusión de drenador del transistor NMOS de pull-down. esta carga se desvanece con el tiempo. La transición contraria requiere la descarga del condensador a través de la PDN. lo que puede llegar a producir problemas en la operación. esta fuga de carga produce una degradación en el nivel alto (figura 5. Prestaciones de la lógica dinámica Aparte de un área pequeña. lo que se traduce en un valor pequeño para el margen de ruido en baja. existe la inevitable corriente de conducción subumbral que fluye de drenador a fuente. Por fortuna. lo que lo hace muy sensible a ruido y distorsiones. Fuga de carga La operación de una puerta dinámica.

y que la entrada A sólo conmuta en el semiciclo de evaluación.45. lo que creará durante un cierto tiempo un camino entre Out2 y GND. Al tratarse de una puerta dinámica el nivel correcto no podrá recuperarse. lo que produce una caída de tensión en la salida (ΔVout) que no puede ser recuperada.PUERTAS LÓGICAS CMOS Figura 5. durante la fase de precarga el nodo de salida se situará a una tensión VDD . lo que en el caso del ejemplo da lugar a que el PDN de la segunda etapa se ponga en conducción. De esta manera.44. y este nodo se descargará (al menos parcialmente) de forma errónea.43 . tal y como refleja la figura 5. que requieren ejecuciones a muy baja frecuencia para preservar la vida de uso de dichas baterías. Es lógico pensar que resulte deseable mantener el valor ΔVout por debajo de |VTp| . Esto da lugar a la siguiente restricción de diseño: VTp Ca < ≅ 0.2 (5. todas las salidas se ponen en alta durante la fase de precarga. Conexión en cascada de puertas dinámicas Cuando conectemos en cascada un cierto número de puertas dinámicas van a surgir ciertos problemas. Si ahora suponemos que durante la evaluación la entrada B permanece a 0. incluye la capacidad de los hilos y la de fan-out. dado que esta última.ΔVout) produzca consumo estático de potencia. En efecto. Mecanismos de pérdidas en las puertas dinámicas y formas de onda resultantes[2] este estilo de diseño poco atractivo para aplicaciones operadas por batería. la carga almacenada originalmente en el nodo de salida se redistribuirá entre CL y Ca . al comienzo de la fase de evaluación la salida Out1 comenzará a descargarse. Reparto de carga [2] Esta condición no es difícil de conseguir al ser Ca normalmente menor que CL .46(b)). Si suponemos que la entrada In realiza una transición 0→1 (figura 5.46(a).45. la salida de la puerta podría conectarse a un inversor estático sin que el nivel más bajo de Vout (VDD .55) CL VDD − VTn Figura 5. además de la capacidad de difusión de drenador. Reparto de carga Si tomamos como referencia el circuito de la figura 5. dado que no existe mecanismo de restauración del nivel lógico. pero no alcanzará el umbral de conmutación hasta que dicha salida intermedia no se haga inferior a la tensión umbral del transistor de la segunda puerta. 5.

la lógica domino puede hacerse más inmune a los efectos parásitos. Conexión en cascada de etapas lógicas dinámicas [2] Es obvio que la causa de este problema reside en que los nodos de salida intermedios han de precargarse a 1.47). lo que mejora la inmunidad al ruido. La introducción del inversor estático ofrece otras ventajas. Para conseguir esto se han propuesto diferentes estilos de diseño. como que el fan-out de la puerta es alimentado con un elemento de baja impedancia de salida (el inversor estático). De forma añadida.47. tales como reparto de carga y fugas.47. al impedir ningún tipo de conducción hasta la evaluación. se puede garantizar la operación correcta si se fuerza a las entradas de los transistores de las PDN a hacer únicamente transiciones 0→1 durante la evaluación.46. introduciendo un transistor restaurador de nivel al inversor CMOS estático. La puesta a 0 de las entradas de los transistores de las PDN resolverían este problema. Esto se ilustra en la salida de la segunda de las etapas representadas en la figura 5. pudiendo optimizarse además para obtener una alta velocidad. Esto asegura que todas las entradas al siguiente módulo lógico estarán a 0 hasta que finalice la fase de precarga. de los cuales presentaremos a continuación los más utilizados.Puertas combinacionales en CMOS Figura 5. Lógica domino Un módulo lógico domino consta de un bloque dinámico seguido de un inversor estático (figura 5. De esta manera la única transición posible en las señales de puerta durante la evaluación será la 0→1. En otras palabras. Lógica CMOS domino con restaurador de nivel [2] 5.44 . El CMOS domino puede resultar apropiado para circuitos complejos con amplios valores Figura 5.

el consumo de potencia era sólo un aspecto secundario en el diseño de circuitos CMOS. sin embargo.3.45 . siendo de aplicación tanto a estructuras estáticas como dinámicas. Consumo de potencia en puertas CMOS Hasta hace no muchos años. resultando del orden del 20% más rápidos que los diseños domino. dado que su característica de ofrecer salidas no invertidas hace difícil el diseño lógico con estas puertas. como el microprocesador BellMAC 32. sin embargo. Los layouts resultantes son. Por ejemplo. Lógica dinámica np-CMOS [2] conocido como NORA. 3. muy densos y permiten alcanzar muy altas velocidades de operación. Esto ha conducido a que en el pasado se haya utilizado este estilo para circuitos integrados de muy alta velocidad. se puede explotar la dualidad entra las redes PDN y PUN. da lugar a la lógica np-CMOS. el primer microprocesador que alcanzó los 250 MHz. las técnicas para reducir el consumo de potencia de un diseño están recibiendo cada vez más atención. un valor de precarga 0 de un nodo de salida de una red PUN es un valor de entrada apropiado para una red PDN. dado que sólo se dan retardos para los flancos de subida de las salidas.48. En concreto. por la diferencia de movilidad de los portadores. No obstante. La ecualización de los retardos de propagación. De forma añadida. tal como muestra la figura 5. la dificultad de proporcionar un adecuada refrigeración a los chips supone un coste añadido significativo para los sistemas y limita la funcionalidad que se puede proporcionar en un solo die. mientras el tpHL permanece nulo. desarrollado por At&T.48. La salida de precarga de una red PDN es 1. Como consecuencia de esto. específicamente orientado hacia la realización de circuitos secuenciales. de esta manera. Una desventaja del estilo np-CMOS estriba en que los bloques con transistores de canal p resultan más lentos que los de canal n.PUERTAS LÓGICAS CMOS de fan-out. que en todo caso se mantiene en valores inferiores a los del estilo domino al no requerir inversores. Figura 5. el procesador Alpha de DEC. La alternancia de circuitos dinámicos de uno u otro tipo. De forma similar. Este estilo lógico constituye la base de un tipo de diseño. lo que resulta un valor apropiado si constituye una entrada a un transistor PMOS de una red PUN (cortado ante dicho valor lógico). Estas consideraciones siguen siendo válidas para puertas más complejas. el concepto de “actividad de conmutación” será esencial para estimar el consumo de un diseño CMOS. Además. hacía un uso extensivo de la lógica np-CMOS. tales como ALUs (Unidades Aritmético-lógicas) y circuitos de control complejos. Al estudiar el inversor CMOS complementario ya hemos comentado las componentes de consumo de esta estructura. En los últimos años. conforme la densidad y el tamaño de los CIs se ha ido haciendo mayor. con este estilo pueden alcanzarse altas velocidades de operación. si bien habrá que introducir algunas consideraciones adicionales. np-CMOS En lugar de utilizar un inversor estático para asegurar que sólo se produzcan transiciones de 0→1 durante la evaluación. el cada vez mayor número de sistemas portátiles que requieren un bajo consumo para prolongar la vida de las baterías ha incrementado el interés por este aspecto. diseños puros de este estilo no son frecuentes. es posible a costa de área extra. 5.

se pueden obtener estas probabilidades para otras puertas sencillas (AND. lo que a menudo ocurre en circuitos lógicos consistentes en una cascada de etapas combinacionales. denominado “actividad de conmutación”. mientras que la de alta es 1/4. es decir: 3 1 3 P0→ 1 = P0 P × = (5. Extendiendo esta forma de calcular las probabilidades de transición en las salidas a otros conectivos lógicos. EXOR). Si bien tiene un cálculo sencillo para un inversor. el problema se hace mayor conforme las puertas son más complejas.58) 1 = (1 − P 1)P 1 = 4 4 16 La situación es más complicada cuando las señales de entrada no se distribuyen de forma equiprobable. 10 y 11) sean igualmente probables. por la probabilidad de que la siguiente salida sea 1. De esta expresión resulta obvio que el factor más influyente es VDD.56) Pdyn = CL ⋅ VDD ⋅ f 0→ 1 donde f0→1 es la frecuencia de las transiciones que consumen energía (las que extraen corriente de la fuente). cuyos valores se presentan en la tabla 5. esta relación puede expresarse como: (5.46 . 5. la función a implementar y la topología general de la red. esto da lugar a que las cuatro combinaciones posibles para las entradas A y B (00. Estos factores pueden ser incorporados a la expresión del consumo introduciendo una pequeña modificación en la misma: 2 2 (5. que podemos expresar de la siguiente manera: 2 (5. La probabilidad de una transición en alguna de las señales de entrada que produzca en la salida una transición “consumista” (0→1) se puede calcular del producto de la probabilidad de que la puerta esté inicialmente en el estado 0 de salida. En este sentido.II. Otros factores de influencia en la actividad son el estilo de diseño. Para la puerta NOR. al depender el consumo de forma cuadrática respecto a esta tensión.49 se ilustra la probabilidad de transición de salida de la puerta NOR (que es proporcional al consumo promedio de potencia) como una función de PA y PB. De la tabla de una puerta NOR se deduce que la probabilidad de que la salida esté en baja es 3/4.60) En la figura 5. El cálculo de la disipación de una puerta compleja es complicado al intervenir el factor f0→1 . Esta expresión sigue siendo válida para puertas más complejas. Hemos calculado en una sección previa el consumo dinámico de un inversor.59) P 1 = (1 − PA )(1 − P B) lo que se convierte en una expresión generalizada para la probabilidad de transición como la siguiente: P0→ 1 = (1 − P 1)P 1 = 1 − (1 − PA )(1 − P B ) (1 − PA )(1 − P B) [ ][ ] (5. Si las entradas de la puerta tienen una distribución uniforme de niveles altos y bajos. En estos casos la probabilidad de que una salida se iguale a 1 (P1) será función de las distribuciones de entrada PA y PB (probabilidades de que las entradas A y B sean 1). dado que la naturaleza del consumo de energía es idéntica: la carga y descarga de las capacidades de salida. Consideremos una puerta NOR implementada en lógica CMOS complementaria. Este gráfico presenta a las claras el impacto de las probabilidades de las entradas en la disipación. OR. 01. la actividad de conmutación de una red es una función de la naturaleza y la estadística de las señales de entrada.57) Pdyn = CL ⋅ VDD ⋅ f 0→ 1 = CL ⋅ VDD ⋅ P0→ 1 ⋅ f donde f es la frecuencia promedio de eventos en las entradas y P0→1 la probabilidad de que una transición resulte ser un evento 0→1.Puertas combinacionales en CMOS Actividad de conmutación de una puerta lógica Sabemos que el consumo en CMOS va esencialmente asociado a las conmutaciones.

Estos retardos pueden causar “azares” que se manifiestan como transiciones espúreas (glitches y azares dinámicos). si todas las señales de entrada de una puerta cambian simultáneamente no van a ocurrir glitches.III. Probabilidades de transición para puertas lógicas dinámicas precargadas [2] Glitches (espigas) en circuitos CMOS estáticos En el apartado previo. esta probabilidad será siempre mayor que en el caso estático. Por la propia naturaleza de estos problemas. sin embargo.III.47 . La red de la parte de la derecha.50. y que son consecuencia de la llegada en tiempos diferentes de señales con origen común (reconvergentes). ambas menores que la unidad. donde el valor resulta de un producto de probabilidades. Por tanto.II. lo que elimina la existencia de estos 5. se consume potencia cada vez que la salida se iguala a 0. lo que queda ilustrado en la figura 5. el nodo de salida siempre se precarga en cada ciclo de reloj. por lo que el consumo en una puerta dinámica queda únicamente determinado por las Figura 5. Probabilidades de transición de salida para puertas lógicas estáticas [2] Tabla 5. ecualiza mucho mejor los tiempos de llegada. En NOR de dos entradas [2] consecuencia. Esto significa que un rediseño de la función lógica puede minimizar este problema. Las actividades de conmutación de las puertas dinámicas básicas se resumen en la tabla 5. Estos azares contribuyen de forma significativa a la disipación extra de potencia. La red de la parte izquierda de esta figura sufre este problema como resultado de la amplia disparidad de los tiempos de llegada de las señales de entrada a las puertas (suponiendo que todas las entradas primarias aparecen simultáneamente).PUERTAS LÓGICAS CMOS Finalmente podemos mencionar la comparación a efectos de disipación entre una implementación estática y otra dinámica. no de transición.49. Probabilidad de transición de una probabilidades de nivel. Tabla 5. por lo que se consume potencia en esta operación de precarga siempre que el condensador equivalente se haya descargado en el ciclo previo. En una implementación dinámica. para el cálculo de las probabilidades no hemos considerado los retardos de propagación de las puertas lógicas.

La actividad de conmutación es el otro parámetro que puede servirnos para minimizar la capacidad efectiva y. el consumo de un diseño sólo puede reducirse manipulando dos parámetros: la tensión de alimentación y la “capacidad efectiva” (Ceff). o cuando la degradación de las prestaciones por este camino son intolerables. lo que sin embargo tendrá un efecto negativo sobre el área ocupada. Por ejemplo. La elección de un estilo u otro de diseño puede resultar definitiva en este aspecto. En consecuencia.50. Ocurrencia de azares como consecuencia de la estructura lógica (los números indican tiempo de llegada en unidades de retardo) [2] problemas. los circuitos dinámicos exhiben una actividad mayor de conmutación. Otra manera de reducir las capacidades es evitando el compartir recursos. Esta reorganización lógica para evitar los azares no suele ser. desde un punto de vista de consumo.48 . Esto no es posible. en donde cada una de las líneas de los buses tienen un alto valor de capacidad.Puertas combinacionales en CMOS Figura 5. en general. Si suponemos además que la frecuencia de funcionamiento es un parámetro fijo. que es el producto de la capacidad física de carga y la actividad de conmutación (P0→1). que deberemos resolver en cada caso concreto. cuando las exigencias dinámicas requieren mayores geometrías de los dispositivos de una puerta. discutiendo los límites de reducción de esta tensión y los compromisos con el comportamiento dinámico. el único medio de reducir la disipación es disminuyendo la capacidad efectiva. en lo que sigue nos referiremos sólo a la estrategias de reducción de Ceff. una tarea sencilla. lo que queda agravado por las numerosas conexiones de reloj que realizan transiciones en cada ciclo. De nuevo nos encontramos ante la disyuntiva área frente a potencia. la disipación. las arquitecturas de buses compartidos. no son deseables. esto significa que siempre que sea posible o razonable deberemos diseñar los transistores con dimensiones mínimas. consecuentemente. los azares y las corrientes de pérdidas quedan controladas por medio de aproximaciones apropiadas de diseño. si bien no es el único factor a considerar por los diseñadores. 5. es preferible utilizar conexiones dedicadas punto a punto. Reducción de la capacidad efectiva Cuando el límite inferior de la tensión de alimentación está sujeto a restricciones externas. Diseño CMOS de bajo consumo Suponiendo que las corrientes de cortocircuito. Por ejemplo. la causa de consumo de potencia dominante en CMOS es la dinámica. como hemos visto. Dado que la mayor parte de la capacidad de salida en los circuitos combinacionales es debida a las capacidades de los transistores (lo que cada vez es menos cierto conforme los dispositivos van teniendo menores dimensiones). bien disminuyendo la capacidad física o la actividad de conmutación. El primero de los factores lo hemos tratado de forma repetida a lo largo de este tema y del anterior.

por contra. en realizaciones de puertas con grandes valores de fan-in. Estos elementos serán los responsables de almacenar las variables de estado de este tipo de sistemas. En este apartado presentaremos de manera muy breve las estructuras biestables básicas. Por contra. En el circuito positivo de la parte derecha de la figura. funcionalidad. como se ha comentado con anterioridad. mientras que la realimentación mantendrá su valor en el nivel complementario de reloj. Comenzaremos por las estructuras estáticas. Latches y registros estáticos Latches basados en multiplexores La técnica más robusta y común de construir un latch en circuitos integrados digitales comporta el uso de multiplexores construidos a partir de interruptores e inversores. lo que permite introducir en el diseño un alto grado de automatización. Hay que indicar que ninguno de los estilos optimiza todas estas variables al mismo tiempo. es más simple y rápida. etc. Esto hace que el proceso de diseño sea bastante tolerante a fluctuaciones y tolerancias de los parámetros. fan-out.PUERTAS LÓGICAS CMOS 3. Estas herramientas hacen énfasis en la optimización al nivel lógico más que al nivel de circuito y priman fundamentalmente la robustez. lo que impone un límite inferior a la frecuencia de funcionamiento. no sólo de las entradas actuales. indicar que la tendencia actual apunta hacia un uso creciente de CMOS complementario. que hacen del proceso de diseño una tarea delicada. a expensas de márgenes reducidos de ruido y existencia de disipación estática. Elección de un estilo de diseño Cada uno de los estilos de diseño presentados en este apartado tiene sus ventajas e inconvenientes. velocidad. desventajas del estilo CMOS complementario son que. Además. la pérdida de carga obliga a un refresco periódico.49 . ESTRUCTURAS BIESTABLES BÁSICAS La construcción de sistemas secuenciales requiere el uso de circuitos biestables (elementos de memoria) que permiten que la salida sea función. facilidad de test. Sin embargo. adolecen de efectos parásitos tales como el reparto de carga. 5. en donde los valores lógicos quedan depositados como cargas en capacidades que han de ser periódicamente refrescadas.1. y presentaremos a continuación las estructuras dinámicas. La aproximación estática tiene como ventaja importante la robustez ante el ruido. construidas a partir de puertas lógicas (inversores en muchos casos) e interruptores. 4.4. requerimientos de sincronización. 4. La elección de un estilo particular dependerá de factores tan diversos como: facilidad de diseño. el valor de entrada se transmitirá a la salida (el latch será “transparente”) siempre que el reloj se encuentre en 1. La aproximación pseudo-NMOS. es decir que escriben datos en los niveles 1 y 0 de reloj. tendencia inspirada por el uso cada vez mayor de herramientas de automatización. en donde el estado permanece de forma indefinida sin necesidad de refresco. Otro argumento a favor de esta opción estriba en que el CMOS estático es más apropiado para el escalado de tensión.51 muestra una implementación de latches estáticos positivos y negativos. La lógica dinámica. área. disipación. por su parte. respectivamente. robustez. permite la implementación de puertas complejas rápidas y económicas en área. sino de la historia de entradas en ciclos previos. Para finalizar. La figura 5. el coste es alto en área y características dinámicas.

La función de multiplexado se implementa mediante dos interruptores (puertas de transmisión) CMOS. Latch NMOS basado en multiplexor usando transistores únicos de paso [2] 5.50 . dado que representa una carga de cuatro transistores para la señal de reloj. el número de transistores que el reloj controla es una medida importante desde un punto de vista de consumo de potencia. Es importante reseñar que el tamaño de los transistores no es un factor crítico para realizar la funcionalidad correcta.52.52.53. dado que todo reloj tiene un factor de actividad unitario (el máximo). tal como se ilustra en la figura 5. la estructura de la figura 5.51. Desde esta perspectiva.53. Es posible reducir la carga del reloj en dos transistores utilizando transistores únicos de paso (NMOS-only) en los multiplexores. controladas por dos señales que los activan alternativamente.52 no es muy eficiente.Estructuras biestables básicas Figura 5. Cuando la Figura 5. Latches negativo y positivo basados en multiplexores [2] Una implementación al nivel de transistor de un latch positivo de este tipo se muestra en la figura 5. Por otra parte. Implementación de un latch positivo con puertas de transmisión [2] Figura 5.

El registro consta de una cascada de dos latches.55(b) para una estructura de transistores únicos de paso que se ilustra en la parte (a) de esa figura. y el resultado es que el valor lógico a la entrada del circuito se almacena en el estado (salida) en cada flanco positivo de reloj. especialmente cuando VDD tiene un valor pequeño y VTn un valor elevado.PUERTAS LÓGICAS CMOS Figura 5. con lo que el tamaño de los dispositivos ya se ha indicado 5. Registro disparado a flancos positivos basado en una configuración master-slave [2] señal de reloj está en alta. dado que ambos relojes están simultáneamente en alta durante un corto intervalo de tiempo. A este tipo de problemas se les conoce como condiciones de “carrera” (race). ambos transistores de paso conducen y la entrada se transmite a la salida.51 • . esta estructura presenta el problema de degradar el nivel alto de tensión a la entrada del primer inversor (VDD . la segunda etapa debe parar de muestrear la salida de la primera y mantener el estado. Este hecho provoca dos tipos de fallos: • Cuando el reloj va a alta. si el inversor que proporciona la señal de reloj complementada tiene un retardo apreciable. tal como se muestra en la figura 5. Este efecto. Una de las ventajas del registro basado en multiplexores es que el lazo de realimentación se abre durante el muestreo. La implementación de cada uno de los latches de que consta el registro puede realizarse de cualquiera de las dos formas indicadas con anterioridad (puertas de transmisión CMOS o transistor único de paso). es decir. abriéndose simultáneamente la realimentación. como es el caso. Frente a esta simplicidad. uno negativo (master) y otro positivo (slave).VTn). Registros master-slave disparados a flancos La aproximación más común para construir un registro disparado a flancos es utilizar una configuración master-slave. y hace que la salida pueda conmutar a un valor determinado por el ruido en la entrada (azar persistente). El reloj hace alternativamente transparente una y otra etapa en cada uno de los semiciclos. La estructura presentada presenta problemas si las señales de reloj no son perfectas. También da lugar a una disipación estática en el primer inversor. Como resultado. Sin embargo. el dato en la salida puede cambiar en el flanco positivo de reloj. dado que con esa tensión de alta el dispositivo PMOS del inversor no queda completamente cortado. lo que penaliza el margen de ruido y las prestaciones de conmutación. produce el que ambas señales de reloj se solapen.54. o si la influencia de las conexiones y las capacidades de carga producen un desplazamiento entre los flancos de ambas señales. lo que resulta indeseable en una estructura que debe disparar a flancos negativos. en el nivel bajo de reloj la entrada se desconecta y el lazo de realimentación se cierra. tal como se muestra en la figura 5. el latch muestrea la señal de entrada.54. conocido como “sesgo de reloj” (clock skew).

52 .56. Finalmente. Registro master-slave basado en transistores únicos de paso.Estructuras biestables básicas Figura 5. Las implementaciones pueden realizarse en este caso en cualquiera de los estilos lógicos revisados a lo largo de este tema. el nodo A recibe señal de D y B simultáneamente. y solape de las fases de reloj [2] que no resulta un factor crítico para la funcionalidad (no tienen que “competir” con otros dispositivos). tal como se ilustra en la figura 5. Fases de reloj no solapantes para registros pseudoestáticos [2] 5. cuando existe solape en las señales de reloj. D o T. Figura 5. Estos problemas pueden solventarse utilizando fases de reloj no solapantes. El mantenimiento del estado en el intervalo temporal en el que ambas fases están en baja recae en las capacidades parásitas de los nodos intermedios. JK.56. y en cualquier caso la cuenta de transistores por función será sensiblemente mayor a la de los esquemas presentados en este apartado. resultando un estado indefinido. y de ahí la denominación de registro “pseudo-estático” que recibe esta alternativa. siempre es posible construir estructuras estáticas biestables mediante la interconexión de puertas realimentadas. según los esquemas conocidos de celdas biestables SR.55. Sin embargo.

lo que la hace especialmente atractiva en sistemas de altas prestaciones y bajo consumo. siempre se producen pérdidas que hacen que la carga se mantenga sólo por un tiempo limitado (del orden de milisegundos). Esto da como resultado una clase de circuitos basados en el almacenamiento temporal de carga en condensadores parásitos. Cada etapa es tan sencilla como una puerta de transmisión CMOS seguida de un inversor. que de nuevo y por las mismas razones antes apuntadas pueden dar lugar a condiciones de carrera. Esta implementación resulta particularmente eficiente.53 . Latches y registros dinámicos El almacenamiento de un estado en un circuito secuencial estático se basa en el hecho de que un par de inversores realimentados constituye un elemento biestable que puede utilizarse para memorizar indefinidamente valores binarios. y son las capacidades parásitas de los nodos intermedios las que mantienen el valor lógico en cada ciclo de operación. En este caso no existen realimentaciones. Una forma de evitarlas es utilizar la estructura master-slave disparada a flancos que se ilustra en la figura 5. lo que le confiere un carácter dinámico al valor lógico almacenado y exige el refresco periódico del mismo.57.58. por tanto.57. El problema de la implementación de registro dinámico presentada en la figura 5. con una importante diferencia. Registro dinámico disparado a flancos [2] 4. Incluso las puertas de transmisión pueden sustituirse por transistores únicos de paso para simplificar aún más la estructura. este circuito se conoce como registro C2MOS (Clocked CMOS) y opera de forma muy similar al circuito previo. y no a una conexión de los nodos a uno de los extremos de alimentación. la realimentación entre los circuitos de puerta. Cuando los registros se utilizan en estructuras de computación que son constantemente sincronizadas con señales de reloj.57 vuelve a ser su sensibilidad al solape de las fases de reloj. siguiendo un principio idéntico al que subyace en la lógica dinámica: el valor lógico se asocia a la carga de un condensador. el aspecto clave en este caso es. dado que requiere únicamente ocho transistores.2. y es su insensibilidad al solape entre las fases de reloj siempre que los tiempos de subida y de bajada de los flancos de reloj sean suficientemente cortos. Dado que por desgracia los condensadores no son ideales. Un registro disparado a flancos completamente dinámico basado en el concepto masterslave se ilustra en la figura 5.PUERTAS LÓGICAS CMOS Figura 5. 5. el requerimiento de que una celda de memoria haya de mantener un estado por un periodo extenso de tiempo puede relajarse.

mucho más en las tecnologías submicrónicas. o depositando patrones de metal o polisilicio en capas sucesivas sobre la oblea. además de ser vehículo de señales. Estos hilos metálicos tienen una disponibilidad limitada en cuanto a conducción de corriente. Se pueden realizar conexiones dopando intensamente regiones del substrato. debido sobre todo al fenómeno de la “electromigración”.54 .58.Interconexiones y parásitos Figura 5. Este fenómeno consiste en que una corriente continua en un metal. Las líneas metálicas. La incidencia de estos fallos pueden cuantificarse a través del parámetro “tiempo medio de fallo” para los hilos metálicos (tiempo necesitado para que la mitad de los sitios de test fallen) que es una función de la densidad de corriente. Registro positivo master-slave C2MOS [2] 5. Por “vías” entendemos las ventanas que se abren en el aislante de separación entre capas de conexiones para hacer posible la continuidad de las señales de una capa a otra. se utilizan para la alimentación a través del chip. los hilos no 5.59(a) ilustra un esquema de distintos niveles conectados mediante vías. establecida durante un periodo amplio de tiempo. produce el transporte de iones metálicos que generan colisiones. y la parte (b) de esa misma figura muestra una microfotografía de la sección de un circuito integrado con cuatro niveles de metal. INTERCONEXIONES Y PARÁSITOS Además de los transistores. La figura 5. las conexiones entre los diferentes componentes juegan un papel determinante en las prestaciones de los circuitos integrados. pero en diseños mayores la anchura de los hilos metálicos de alimentación sí que puede ser un parámetro crítico para asegurar el funcionamiento a largo plazo del circuito. llegando a producir roturas del hilo o cortocircuitos con otros hilos. Bajo las reglas SCMOS. lo que a niveles altos de corriente puede dar lugar a desplazamientos del metal. En pequeños diseños la electromigración no supone un gran problema. aisladas entre sí por capas alternadas de aislante.

La capacidad de las conexiones realizadas por difusión en el substrato se debe a las regiones de carga espacial asociadas a las uniones pn que se forman en las fronteras de estas zonas con el substrato. y la de la parte lateral una medida del perímetro. Conexiones y vías en un C. y cuantificaremos el valor de los parásitos atribuibles a cada uno de ellos. que en el caso de una unión abrupta tiene la forma: 5. al influir de manera directa en los retardos de propagación. resistivo e inductivo. Para medir de forma precisa la capacidad total ha de considerarse por separado la debida al “fondo” y a la parte lateral del hilo. por desgracia.I. Los parásitos de interés en las conexiones son los de tipo resistivo y capacitivo y.60. 5. van siendo cada vez más importantes conforme se reducen las dimensiones de los dispositivos.5 mA por micra de ancho (en dirección perpendicular al flujo de corriente). lo que a su vez incide en un incremento en la longitud promedio de las interconexiones lejanas. tal como hemos analizado a lo largo de todo este tema. Parásitos de las conexiones Al igual que los transistores. Analizaremos en este apartado los diferentes tipos de conexiones. con un impacto negativo en las prestaciones de los circuitos. las conexiones y vías también introducen parásitos de tipo capacitivo. llegando a tener una influencia dominante en la operación de los circuitos realizados en tecnologías profundamente submicrónicas. los condensadores parásitos formados entre las conexiones de las diferentes capas introducen un efecto de acoplamiento entre señales denominado crosstalk. más un incremento de los retardos de propagación. La capacidad de los hilos de interconexión es sin duda el parásito más importante. que es una causa importante de ruido que afecta a la fiabilidad del diseño. Los de tipo inductivo no suponen un gran problema en primera instancia (en una aproximación bidimensional). [1] (b) deben soportar corrientes superiores a 1. Pero además. tal como se ilustra en la figura 5. la componente del fondo exigirá la medida del área de la región.55 . siendo sólo significativos en las conexiones de los encapsulados de los circuitos integrados.1. Esta capacidad de unión tiene una dependencia bien conocida con la tensión de polarización inversa (Vr). Estos problemas se agravan por el hecho de que las mejoras en las tecnologías dan lugar a dies cada vez mayores.PUERTAS LÓGICAS CMOS (a) Figura 5. El efecto que producen estos parásitos en la conducta de los circuitos es doble: una introducción de ruido adicional que afecta a la fiabilidad del circuito.59.

61.62(b)): un condensador plano-paralelo con una placa de anchura W-H/2 (al que se debe el campo perpendicular a la superficie). siempre que la dimensión W sea mucho mayor que el espesor del hilo (H). y una capacidad de borde modelizada mediante el conductor cilíndrico de diámetro H. Los cambios de los campos en los extremos (efectos de bordes) no pueden despreciarse. en primera instancia. también se calcula a partir de los tamaños en el layout. El otro parásito de los hilos.56 Figura 5. Dado que estas capacidades varían con la tensión de polarización de la unión. suelen considerarse los valores de peor caso. Las capacidades pueden formarse entre hilos de conexión y sustrato o entre conexiones. sin embargo. Para el cálculo de la capacidad entre un hilo y el sustrato podemos pensar en Figura 5. en horizontal o vertical. para cuyo cálculo el hilo se modela como un conductor cilíndrico con un diámetro igual al espesor del hilo (figura 5. Modelo de descomposición de la capacidad en los términos de “placa” y de “margen” (fringe) [2] . Modelo de condensador plano-paralelo adoptar. De esta manera. la capacidad total se aproxima como la suma de dos componentes (figura 5. Sin embargo. La unidad de resistividad es Ω/cuadrado 5. a medida que avanza el escalado y la sección de los hilos tiene una relación de aspecto (W/H) cada vez más parecida a la unidad (el factor de escala aplicado a la dimensión H suele ser menor que el aplicado a W para minimizar los valores de resistencia de los hilos). con el aislante de por medio.61) xd 0 Vr 1+ Vbi donde Cj0 es la capacidad de unión a tensión nula y xd0 es la anchura de la región de carga espacial a tensión nula. la resistencia.62(a)). siendo C j (Vr ) = Cj0 Cj0 = ε Si Figura 5.62. ya sea en distintos niveles o en el mismo nivel. en el plano paralelo al sustrato. Cabe recordar en este punto que las capacidades de las regiones de fuente y drenador de los transistores se cuantifican de igual manera que las de los hilos difundidos. dichos efectos de borde han de ser tenidos en cuenta añadiendo una capacidad de “margen” (fringe) por unidad de perímetro del hilo.61). En consecuencia. un modelo para las conexiones [2] de condensador plano-paralelo infinito (figura 5. los parásitos hilo a hilo son más importantes y dependen del área de solape entre estos hilos. En tecnologías convencionales la capacidad dominante se produce entre polisilicio (o metal) y substrato. conforme el número de niveles de metal se incrementa.Interconexiones y parásitos (5.60. Capacidades de las regiones de difusión (de unión) [2] El mecanismo de capacidad para los hilos metálicos y de polisilicio es el conocido del condensador plano-paralelo.

Ejemplo de cálculo considerando los cuadrados de las esquinas como si de resistencias en conexiones [1] aportaran la mitad de la resistividad de un cuadrado en un segmento recto (los electrones en las esquinas recorren en promedio menos camino de material). dos hilos de conexión construidos con polisilicio (tramo recto superior) y difusión tipo p (hilo en codo). y de 11 Ω para la conexión debida a la difusión. Para poder hacer los cálculos. es necesario dividir el hilo en n secciones de resistencia r y capacidad c (figura 5. en la tecnología referida de 0.PUERTAS LÓGICAS CMOS (sin especificar la unidad de superficie).64). La figura 5. a modo de ejemplo. Con valores idénticos de resistencia y capacidad en cada sección. Conexiones y retardos: modelo de Elmore A efectos del cálculo de la influencia de las conexiones en el retardo de una puerta lógica.5 Ω en las vías metal1-metal2. cuya expresión es: δ E = ∫ t Vout (t ) dt 0 ∞ (5. cuyos valores se aproximan por 0. donde cada resistencia se multiplica por la suma de todos los condensadores posteriores en el hilo.57 . el valor del retardo será: n 1 δ E = ∑ r (n − i )c = rc × n(n − 1) (5. es decir. Línea de transmisión RC para el cálculo del retardo de Elmore [1] 5.63) 2 i =1 Figura 5. se pueden calcular las resistencias totales de estas dos conexiones sumando las resistencias de cada cuadrado y Figura 5.5 Ω en las vías metal1-poly.2. Tomando como referencia la tabla de parámetros físicos del proceso de 0. una línea de transmisión RC que modeliza el hilo como una sucesión de secciones infinitesimales de resistencia y capacidad. y por 2.64. 5. dado que la resistencia de un cuadrado de material es la misma cualquiera que sea su tamaño.63 muestra. Por último. El resultado que obtenemos es de 24 Ω para la conexión de polisilicio (tiene una longitud de 18 λ). las vías también añaden resistencias.63. Con este modelo estaremos en disposición de calcular de forma precisa el retardo a través de hilos muy largos.62) Esta forma de definir el retardo ajusta de forma precisa el resultado de las simulaciones de las conexiones en los circuitos integrados.5 μm. Elmore definió el retardo a través de una red lineal cualquiera como el primer momento de la respuesta al impulso de la red. representaremos dichas conexiones mediante un modelo de parámetros distribuidos. y el retardo se calculará a partir de una suma de productos RC.5 μm incluida en el Apéndice 2 del tema 4.

Modern VLSI Design. CMOS Digital Integrated Circuits (3e). Prentice Hall. que será un factor determinante para el comportamiento dinámico de la puerta conectada.M. 2003. Digital Integrated Circuits. ISBN: 0-13-061970-1.M. ISBN: 0-13-090996-3. Leblebici. REFERENCIAS [1] [2] [3] W. ISBN: 0-07-246053-9. Wolf. 2002. J. Nikolic. A Design Perspective (2e). 5. A. También resulta obvio que conviene utilizar materiales con el producto RC más bajo posible. S.58 . Chandrakasan y B. Prentice Hall. Systems-on-Chip Design (3e).Interconexiones y parásitos De esta expresión se pone de manifiesto que el retardo crece con el cuadrado de la longitud del hilo. por lo que el aluminio y el dióxido de silicio se están reemplazando en las interconexiones de los circuitos de tecnologías más avanzadas por cobre y aislantes de baja constante dieléctrica. 2003. Kang y Y. Rabaey. McGraw-Hill.

0 μm . tomando en consideración no obstante los efectos de canal corto que este modelo no incorpora. los valores indicados para el modelo manual se podrán utilizar en la determinación de las prestaciones. la curva VTC). en particular el k’ y el λ.2 μm). y se han extraído para una tensión de alimentación de 5 V. A partir de la curva del transistor de canal corto. La razón se encuentra en una corrección que se ha introducido en los parámetros dominantes del transistor (justamente k’ y λ) de cara a poder seguir utilizando con un mínimo de precisión las sencillas ecuaciones del modelo analítico de MOSFET (aplicables a transistores de canal largo). y cuya pendiente iguale a la del transistor real en dicha región. se propone un transistor de canal largo que proporcione la misma corriente para VGS = VDS = 5 V. De esta correspondencia extraeremos los valores empíricos para k’ y λ.1 . será necesario emplear el modelo completo de nivel 3 o BSIM. Asimismo. dado que las prestaciones de un circuito digital MOS quedan determinadas de forma sustancial por la corriente máxima disponible (VGS = VDS = VDD). A. y para transistores NMOS y PMOS con geometrías idénticas (W = 2. La idea queda reflejada en la figura inferior para una tensión de alimentación de 5 V. es esencial que modelo y comportamiento real tensión-corriente se igualen sobre todo en esta región. y de cara a la obtención de las características dinámicas. o cuando varíe la tensión de alimentación. En suma.2 μm NOTA: Tal como queda en evidencia de los datos anteriores. L = 1.PUERTAS LÓGICAS CMOS APÉNDICE Tecnología CMOS de 1. este modelo dará lugar a errores sustanciales cuando se utilice en otras regiones (cuando VGS presente valores pequeños). Obviamente. los parámetros del modelo manual no coinciden con los expresados en el modelo de nivel 2. cuando se trate de determinar características estáticas precisas (por ejemplo. Por otra parte.