You are on page 1of 31

2

FLIP-FLOP

TUJUAN : Setelah mempelajari bab ini mahasiswa diharapkan mampu :
Menjelaskan rangkaian dasar SR-FF dan SR-FF dengan gate Membandingkan operasi dari rangkaian D Latch dan D-FF menggunakan timing diagram Menguraikan perbedaan antara pulse-triggered dan edge-triggered flip-flop Menjelaskan operasi rangkaian Master Slave JK-FF Membuat Toggle FF dan D-FF dari JK-FF dan SR-FF Menjelaskan operasi sinkron dan asinkron dari JK-FF dan D-FF menggunakan timing diagram Menganalisa dan mendisain rangkaian dengan Flip-flop
ed2 1

SR-FLIP-FLOP
merupakan singkatan dari Set & Reset Flip-flop Dibentuk dari dua buah NAND gate atau NOR gate Operasinya disebut transparent latch, karena bagian outputnya akan merespon input dengan cara mengunci nilai input yang diberikan (latch) atau mengingat input tersebut.
Set
PRESENT INPUT S R 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 PRESENT OUTPUT Q 0 1 0 1 0 1 0 1 NEXT OUTPUT Qn 0 1 0 0 1 1 * *

Q’

COMMENT Hold Condition Flip-Flop Set Flip-Flop Reset Not Used

Input
Reset Q

Output

Cross-NOR SR Flip-Flop
ed2 2

S

Q

R

Q’

Cross-NAND SR Flip-Flop
PRESENT INPUT S R 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 PRESENT NEXT OUTPUT OUTPUT Q Qn 0 0 1 1 0 0 1 0 0 1 1 1 0 * 1 * COMMENT Hold Condition Flip-Flop Set Reset Flip-Flop Reset Set Not Used

Persamaan Next State SR-FF
Q(t + ∆ ) = S (t ) + R (t )Q(t )

State Table dari SR-FF
ed2 3

PRESENT NEXT OUTPUT OUTPUT Q (t) Q (t+∆) 0 0 0 1 1 0 1 1 NILAI EKSITASI S (t) 0 1 0 d R (t) d 0 1 0 Tabel Eksitasi dari SR-FF S R Q Q’ Simbol dari SR-FF ed2 4 .

S R Q output S e t H o l d R e s e t H H S o o e l l d t d ed2 R e s e t H o l d H S o e l t d 5 . Gambarkan timing diagram outputnya.Timing Diagram sebuah SR-FF Diketahui : timing diagram dari input S dan R pada sebuah SR-FF adalah seperti di bawah.

Gated SR-FF Rangkaian SR-FF yang diberi input tambahan : Gate Gate berfungsi mengontrol output dari SR-FF Gate/Clock merupakan rangkaian sinyal kontinyu Merupakan SR-FF sinkron (karena nilai output berubah sesuai dengan peng-aktifan input gate-nya). S Gate enable Q R Q’ Gated SR-FF ed2 6 .

G 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 R 0 1 0 1 0 1 0 1 Q Q Q Q Q Q 0 1 0 Q' Q' Q' Q' Q' Q' 1 0 0 COMMENT Hold Hold Hold Hold Hold Reset Set Unused Gate disable Gate enable Tabel Fungsi dari Gated SR-FF Timing Diagram Gated SR-FF G S R Q ed2 7 .

Sinyal Clock Positive-edge Transition (PET) Clock 1 Clock 2 Positive-edge transition : saat clock berpindah dari 0 ke 1 Negative-edge transition : saat clock berpindah dari 1 ke 0 Negative-edge Transition (NET) Flip-Flop ber clock Q CLK Q’ Positive-edge trigger Q CLK Q’ Negative-edge trigger ed2 8 .

Clocked SR-FF S CLK R Q’ Q S S 0 0 1 1 R 0 1 0 1 CLK OUT Hold 0 1 unused R CLK Q Positive-edge triggered SR-FF S Q S 0 0 1 1 R 0 1 0 1 CLK OUT Hold 0 1 unused S R CLK CLK R Q’ Negative-edge triggered SR-FF Q ed2 9 .

JK-FLIP-FLOP RANGKAIAN DASAR JK-FF J Q J Q’ S Q atau K Q’ Q K R Q’ Simbol dari JK-FF J K Q Q’ ed2 10 .

Tabel State dari JK-FF PRESENT INPUT J (t) 0 0 0 0 1 1 1 1 K (t) 0 0 1 1 0 0 1 1 PRESENT OUTPUT Q (t) 0 1 0 1 0 1 0 1 NEXT OUTPUT Comment Q (t+∆) 0 Hold 1 0 Set 0 1 Reset 1 1 Toggle 0 Tabel Eksitasi dari JK-FF PRESENT NEXT OUTPUT OUTPUT Q (t) Q (t+∆) 0 0 0 1 1 0 1 1 NILAI EKSITASI J (t) 0 1 d d K (t) d d 1 0 DIketahui Persamaan Next State SR-FF Q(t + ∆) = S (t ) + R(t )Q(t ) Jika : S (t ) = J (t )Q(t ) dan R(t ) = K (t )Q(t ) maka Persamaan Next State JK-FF Q(t + ∆ ) = J (t )Q(t ) + K (t )Q(t ) ed2 11 .

gate 1 & 2 enable gate 3 & 4 disable If CLK=0.MASTER-SLAVE JK-FF J CLK K 1 2 Master S R Q Q’ 3 4 Slave S R Q Q’ Q Q’ Rangkaian Ekivalen MS JK-FF If CLK=1. output disable input disable. gate 1 & 2 disable gate 3 & 4 enable Master ON Slave OFF Master OFF Slave ON ed2 input enable. output enable 12 .

Cycle repeats master loaded Gate 1 & 2 disable. Gate 3 & 4 enable. slave loaded from master Positive-pulse triggered JK-FF toggle 13 .Timing diagram Clock J CLK K Q Q’ CLK Simbol dari MS JK-FF Timing diagram CLK J K Q set reset ed2 Gate 1 & 2 enable.

Edge-triggered JK-FF J CLK CLK Q CLK J CLK Q Q’ K Q’ K (a) (b) Simbol dari : a) b) CLK Positive-edge triggered JK-FF Negative-edge triggered JK-FF CLK Positive-edge (LOW to HIGH) = LOW to HIGH ed2 Negative-edge (HIGH to LOW) = HIGH to LOW 14 .

JK-FF dengan input-input ASINKRON 2 4 S’D 15 J SD Q CLK CL’1 1 S’D1 2 R’D1 3 J1 4 VCC 5 CL’2 6 S’D1 7 R’D2 8 16 K1 15 Q1 14 Q’1 13 GND 12 K2 11 Q2 10 Q’ 2 9 J 2 CLK 1 16 K RD 3 Q’ R’D 14 74LS76 Konfigurasi pin Dual JK-FF S'D L H H H H H R'D H L H H H H INPUT CLK' X X J X X l h l h K X X l l h h OUTPUT Q H L q H L q' 15 OPERATING MODE Asynchronous Set Asynchronous Reset Synchronous Hold Synchronous Set Synchronous Reset Synchronous Toggle ed2 .

Timing diagram dari 74LS76 negative-edge triggered JK-FF CLK’ S’D R’D J K Q AS 0 1 2 3 SR SS AR SH AS SH ed2 16 .

D-FLIP-FLOP D-FF * = Data / delay Flip-flop D-Latch (7475) 2 D Q 16 13 EN Q’ 1 EN 0 1 1 D X 0 1 Q Q 0 1 Comment Hold Data '0' Data '1' ed2 17 .

Q’0 1 D0 2 D1 3 E2-3 4 VCC 5 D2 6 D3 7 Q’3 8 16 Q0 15 Q 1 14 Q’1 13 E0-1 12 GND 11 Q’2 10 Q2 9 EN D Q Transparent Transparent Q=D Q=D Latch Latch 7475 Q3 Konfigurasi pin dari Quad bistable D latch 7475 Timing Diagram dari D latch 7475 ed2 18 .

S’D = input asinkron (set.clock) R’D.D-FF dengan INPUT ASINKRON 4 2 3 PR 5 D SD Q CLK RD 1 Q’ CLR Operating Mode Asinkron Set Asinkron Reset Not used Sinkron Set Sinkron Reset S'D L H L H H Input R'D CLK H X L X L X H H D X X X h l Output Q H L H H L 6 D-FF (7474) D.reset) CLR1 1 D1 2 CLK1 3 PR1 4 Q1 5 Q1 6 GND 7 14 VCC 13 CLR2 12 D2 74LS74 11 CLK2 10 PR2 9 Q2 8 Q2 Konfigurasi pin Dual positive-edge triggered D-FF ed2 19 .CLK = input sinkron (data.

Tabel Eksitasi dari D-FF Timing Diagram PRESENT NEXT NILAI OUTPUT OUTPUT EKSITASI Q(t+∆) Q(t) D(t) 0 0 0 0 1 1 1 0 0 1 1 1 CLK S’D R’D D Q AS SR SS AR SS AR Persamaan Next State D-FF Q(t + ∆) = D(t ) ed2 20 .

D-FF dari SR-FF D S CLK R Q’ Q D-FF dari JK-FF 1 D J SD Q CLK K RD Q’ 1 CLK CLK Timing diagram dari D-FF CLK D Q ed2 21 .

T-FLIP-FLOP T-FF dari SR-FF T-FF * = Toggle Flip-flop T-FF dari JK-FF 1 1 J SD Q CLK CLK K RD Q’ 1 S T CLK R Q Q’ T 0 1 Q Q' Q Comment Toggle Hold ed2 22 .

Tabel Eksitasi dari T-FF PRESENT NEXT NILAI OUTPUT OUTPUT EKSITASI Q(t+∆) Q(t) T(t) 0 0 1 0 1 0 1 0 0 1 1 1 Persamaan Next State T-FF Timing Diagram dari T-FF : T Q h o l d t o g g l e h o l d ed2 Q(t + ∆) = Q(t ) t o g g l e h o l d t o g g l e 23 .

input D untuk D-FF dan input T untuk T-FF b. Untuk SR-FF Tentukan apakah S. Tentukan persamaan logika kombinasional untuk input-input Flip-flopnya : input S dan R untuk SR-FF.R = 0 Catatan : Jika S. Buat Tabel PS/NS – nya e.R ≠ 0. prosedur harus dihentikan. Cari persamaan Next State dari Flip-flop yang dicari : SR-FF Q(t + ∆) = S (t ) + R(t )Q(t ) JK-FF Q(t + ∆ ) = J (t )Q(t ) + K (t )Q(t ) D-FF Q(t + ∆) = D(t ) T-FF Q(t + ∆) = Q(t ) d. input J dan K untuk JK-FF. Buat State Diagram-nya (jika perlu) ed2 24 . c.Analisa rangkaian Prosedur meng-analisa rangkaian dengan Flip-flop a.

Contoh : Carilah Tabel PS/NS dan State Diagram untuk rangkaian berikut ini : X J Z A K C Clock X Q Q A X D Y C Q R Q A S Z C Q Q Jawab : Persamaan next state : JK-FF J (t ) = X (t ) Z (t ) K (t ) = A(t ) X (t + ∆ ) = J (t ) X (t ) + K (t ) X (t ) D-FF Y (t + ∆) = D(t ) = A(t ) X (t ) = X (t ) Z (t ) X (t ) + A(t ) X (t ) = A(t ) X (t ) ed2 25 .

R (t ) = A(t ). A(t ) = 0 Z (t + ∆ ) = S (t ) + R (t ) Z (t ) = A(t ) + A(t ) Z (t ) = A(t )[1 + Z (t )] = A(t ) State Diagram 0 0 0 1 000 1 001 1 010 1 1 0 111 1 011 1 1 0 110 100 101 0 0 0 ed2 26 .SR-FF S (t ) = A(t ) Tabel PS/NS R(t ) = A(t ) A(t) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X(t) 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Y(t) 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Z(t) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 X(t+∆) 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 Y(t+∆) 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 Z(t+∆) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 S (t ).

buatlah tabel present state/next state untuk rangkaian yang akan dibangun. Dengan menggunakan K-Map. Buat rangkaian sesuai dengan persamaan yang didapat. carilah persamaan logika dari nilai eksitasi yang didapat 4. Dengan menggunakan persamaan next state atau State Diagram yang diketahui.Disain/Sintesa rangkaian Prosedur mendisain rangkaian dengan Flip-flop 1. Tambahkan kolom pasangan eksitasi dari masing-masing Flip-flop yang akan digunakan. ed2 27 . 2. 3.

Contoh : Diketahui sebuah State Diagram dari rangkaian sekuensial dengan D-FF seperti dibawah ini. 0 000 001 0 1 0 110 0 0 1 1 101 0 1 0 1 010 1 011 0 100 1 Jawab : A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Tabel PS/NS Y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Xn 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 0 Yn 0 1 0 0 1 0 1 1 1 0 1 1 0 0 1 1 Zn 1 0 0 1 1 1 0 0 0 0 1 0 1 0 1 1 111 1 ed2 28 . Gambarkan bentuk rangkaiannya.

Tabel PS/NS dan Nilai Eksitasi dari D-FF PI A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 PO Y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Xn 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 0 NO Yn 0 1 0 0 1 0 1 1 1 0 1 1 0 0 1 1 Zn 1 0 0 1 1 1 0 0 0 0 1 0 1 0 1 1 Eksitasi Dx Dy Dz 0 0 1 0 1 0 0 0 0 1 0 1 0 1 1 1 0 1 1 1 0 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 1 1 0 1 1 YZ AX 00 01 11 10 00 1 1 1 0 01 0 1 0 0 11 1 0 1 0 10 0 0 1 1 Dz= AYZ + XYZ + AXY + AXY+ AY Z + A X YZ YZ AX 00 01 11 10 00 0 0 1 0 01 0 1 1 1 11 1 1 0 1 10 0 1 1 0 YZ AX 00 01 11 10 00 0 1 1 0 01 1 0 0 0 11 0 1 1 1 10 0 1 1 1 Dx = AX Z + A X Z + AYZ + AYZ + AXZ + AXY ed2 Dy = AY + XY + X Z 29 .

Gambar rangkaian A X Z A X Z A Y Z A Y Z A X Z A X Y X Y X Z A Y A Y Z X Y Z A X Y A X Y A Y Z A X Y Z D SD Q D SD Q D SD Q X RD Q’ Y RD Q’ Z RD Q’ Clock ed2 30 .

jika diketahui bentuk gelombang inputnya adalah sebagai berikut : IN ‘1’ S Q J SD Q ‘1’ D SD Q S 1 R PR CLK Q’ Q 2 K R Q’ D 3 RD Q’ R 4 Q’ ‘1’ CLK IN PR Q1.?? ed2 31 . Q2. Gambarkan bentuk gelombang output untuk beberapa jenis Flip-flop di bawah ini. Q4 …. Q3.Soal Latihan 1.