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SUMADORES

Diseño de Sistemas con FPGA Patricia Borensztejn

Sumadores Full Adder Half Adder S i = ai ⊕ bi ⊕ ci Ci + 1 = ai bi + ai ci + bi ci Si = ai ⊕ bi Ci + 1 = ai ∗ bi .

Ocu a oca -rea.Ri le!"arr# Adder$ el %normal& con ro a'aci(n de acarreo ) Ri le!carr# adder$ suma dos n*meros de n!+its con n full adders. El dela# del ri le!carr# adder de ende de la lon'itud n de los o erandos. ) F-cil de construir. .

a/ +/ c0n1 :cOut/ f.f/ cOut/ a/ +/ c0n12 arameter n 3 42 out ut re' 5n$67 f2 out ut re' cOut2 in ut 5n$67 a2 in ut 5n$67 +2 in ut c0n2 al8a#s 9. 3 a < + < c0n2 endmodule .Ri le!"arr# Adder$ el %normal& con ro a'aci(n de acarreo module nBitAdder.

>o im orta tanto la latencia. Es im ortante =ue el tiem o de ciclo sea corto.?SB rimero1$ 0 1 1 0 LSB ) "uando em ieza un ar de datos nue@os/ el carr# in se one a cero. .Sumador Serial ) Se usa en rocesamiento de señales. ) Formato de los datos .

. ) El tiem o de ciclo es i'ual al del full adder mas el dela# del re'istro.Estructura del sumador serial ) ?a señal ?SB one a cero carr# sAift re'ister.

"arr#!looBaAead adder ) Descom one el carr# en dos artes$ acarreo ro a'ado # acarreo 'enerado.ai +i3D1 C Pro a'ado$ si al'uno de los dos es D/ ro a'a el carr# de la suma anterior. Ci + 1 = ai bi + (ai ⊕ bi )ci G P ) P # G no de enden del carr# anteriorE $ C Pi 3 ai For +i C Gi 3 ai +i ) Reescri+imos S # " usando P and G$ C si 3 ci For Pi C ci<D 3 Gi < Pici . C Generado$ si los dos sumandos son D .

"6 ."6GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG Pi 3 ai For +i "H 3 GD < PD."arr# ?ooBaAead Adder ) ) >o Aa# de endencia de los @alores anteriores.G6 < PH. ?os acarreos de cada +it ueden calcularse inde endientemente.G6 < PD.GD < PH.P6.PD."D 3 GD < PD."6GGGGGGGGGGGGGGGGGGGGGGGGGGGGGG Gi 3 ai +i "I 3 GH < PH.PD.GH < PI.GD < PIPH.G6 < PIPH."6GGGGGGGGGGGGGGGGGGGGGGGGGGGGGG "J 3 GI < PI.PD. "D 3 G6 < P6.PH.PD.P6.P6.

"?A1 # se encadenan como los ri carr# adders le ) . Generaci(n de carr#/ re=uiere uertas con mas fanin .DK!+it "?A ) Des@entaja del "?A$ ara mucAos +its/ la l('ica se com licaL.n*mero de entradas  mas lento1 Se usan m(dulos de J +its .

carr# looBaAead lo'ic1 calcula los carr#s se'*n $ ) "out3GG <PG.PI GG3 GI < GHPI<GDPIPH<G6PIPHPD ) ?a unidad "?? ."in .PH.DK "?A Adder ) ?os m(dulos de J +its son "?A or=ue calculan sus P # sus G/ ero adem-s calculan S ro a'ando el acarreo interno.PD. ) En este caso/ cada m(dulo de J +its calcula su P # su G/ =ue aAora llamaremos PG # GG$ PG 3 P6.

carr# inicial1 ) "?AD/ "?AH/ "?AI en tiem o N . .con carr# inicial/ ro a'a acarreo1 ) "?AD/ "?AH/ "?AI en tiem o O .H ni@eles de uertas1 o I$ todos sus "i .dos ni@eles de uertas1 C "-lculo de "DK or la ?"U$ tiem o N ) "om araci(n con un "RA$ C Miem o de ro a'aci(n de acarreo$ DK ara la S # "out.Aa# =ue ro a'ar el carr#1 C "ada "?A reci+e su entrada del ?"U ) "?A6 en tiem o 6 .D ni@el de uertas1 o I$ todos los GG .dos ni@eles de uertas1 C "ada "?A calcula su suma S ) "?A6 en tiem o J .DK!+it "?A Adder ) An-lisis de tiem os$ C "ada "?A calcula$ ) ) ) ) Miem Miem Miem Miem o D$ todos los Pi # Gi o H$ todos los PG .

formado or +lo=ues de m +its =ue im lementan el carr# ri le adder. ) MP icamente or'anizado en eta as de m +its ) "uando se cum le =ue todos los Pi del 'ru o de +its son D/ el 'ru o ro a'a el carr# de entrada. . ) El o+jeti@o es mejorar el tiem o de ro a'aci(n de los ri le adders."arr# SBi Adder ) Mira or casos donde el carr# de entrada a un conjunto de +its es el mismo =ue el de salida. Es decir/ reducir el tiem o en =ue el carr# se ro a'a. ) El carr# sBi adder est.

j1 m R.M!+it carr#!sBi adder "SS!m adder m Q.j1 6 cin.j1 P.j1 .j1 cout.j1 m S.j<D1 D M!+it carr# ri le adder cin.

"arr#!select adder ) "alcula dos resultados de la suma # el acarreo de salida en aralelo$ uno ara cada @alor del carr# de entrada . El retardo est.limitado or el retardo de los multi leFores/ =ue es menor. .6/D1 ) ?ue'o/ un multi leFor selecciona el resultado correcto. ) ?os sumadores o eran en aralelo.

Estructura del "arr#!select adder .

Bi+lio'rafPa L ) Di'ital AritAmetic ) S#ntesis of Aritmetic "ircuits ) FPGA Based S#stem Desi'n .

.W JO +its1.Ru C Ri le!carr# adder Aas Ai'Aest erformanceVcost. 0EEE Desi'n T Mest of "om uters.FPGA Adders ) FPGA Adders$ Performance e@alution and o timal desi'n. C O timized adders are most effecti@e in @er# lon' +it 8idtAs .H. Qin' # U.

350 120 400 300 350 100 Performance-Cost Ratio 300 250 'perationa (ime (ns) 80 250 Cost (CLBs) Rip p e Co m p et e CL ! S" ip RC-se ect 200 60 200 150 150 40 100 20 100 50 50 0 40 72 8 0 32 56 80 8 0 56 32 80 8 Bits Bits # 1$$8 %&&& Bits .