You are on page 1of 2

PERCOBAAN IX D LATCH DAN D FLIP-FLOP

A. Tujuan Percobaan Agar supaya mahasiswa dapat mengetahui prinsip kerja dari D latch dan D flip-flop. B. Teori Dasar Bentuk latch yang secara praktis penggunaannya luas adalah D Latch. Rangkaian D latch ini memiliki masukan tunggal yaitu D (Data), dan akan menyimpan masukan D dengan pengendali sinyal Clk (clock). Rangkaian ini dikenal sebagai Gated D latch dengan bentuk implementasi sebagai berikut :

Gambar 9.1 Gated D Latch Jika D = 1, maka S = 1 dan R = 0, sehingga akan mengakibatkan state Q bernilai 1 (Q =1). Sedangkan jika D = 0, maka S = 0 dan R = 1 yang berakibat pada state Q bernilai 0 (Q = 0). Perubahan state pada Q akan terjadi jika Clk bernilai 1, sedangkan saat Clk bernilai 0, Q akan mempertahankan state terakhirnya. Table kebenaran yang menggambarkan cara kerja dari gated D latch ini adalah sebagai berikut : Tabel 9.1 Tabel kebenaran D Latch

3 Ilustrasi cara kerja Rangkaian Gerbang D latch Pada gambar terlihat bahwa Q akan berubah jika Clk = 1.academia. pada saat Clk = 0. Kondisi inilah yang menunjukkan terjadinya kondisi penyimpanan pada rangkaian gated D latch. Jadi kondisi keluaran = x yang terlihat pada table kebenaran gated SR latch tidak mungkin terjadi pada rangkaian gated D latch ini.2 simbol Gerbang D latch Berdasarkan table kebenaran di atas.edu/5263878/Bab_VII_Dasar_Flip-Flop_89 ) . Kelebihan utama dari gated D latch ini adalah dapat dihindarinya kondisi race yang mungkin terjadi jika S = R = 1. terdapat symbol Q(t+1) dan Q(t). untuk nilai D berapapun (D = x) maka Q(t+1) = Q(t). setiap perubahan nilai D akan menyebabkan perubahan keluaran pada state berikutnya. artinya keluaran tidak akan berubah dan akan sama dengan kondisi keluaran terakhir. (Sumber :https://www. sedangkan Q(t+1) adalah nilai state berikutnya. Pada table kebenaran di atas. maka Q akan tetap. Sedangkan pada saat Clk bernilai 1 (Clk = 1).Bentuk symbol grafik dari gated D latch ini adalah sebagai berikut : Gambar 9. Simbol Q(t) menunjukkan nilai state saat ini. Pada saat Clk = 0 meskipun D berubah (lihat interval t1 – t2). Contoh penggambaran cara kerja rangkaian gated D latch pada diagram pewaktu adalah sebagai berikut : Gambar 9.