DISEO DE CIRCUITOS Y SISTEMAS ELECTRNICOS

Tema 5

TEMA 5

PUERTAS LGICAS CMOS

FABRICACIN DE PUERTAS CMOS: CUBAS (TUBS) EL INVERSOR Definiciones y propiedades El inversor CMOS esttico PUERTAS COMBINACIONALES EN CMOS Diseo CMOS esttico Diseo CMOS dinmico Consumo de potencia en puertas CMOS Eleccin de un estilo de diseo ESTRUCTURAS BIESTABLES BSICAS Latches y registros estticos Latches y registros dinmicos INTERCONEXIONES Y PARSITOS Parsitos de las conexiones Conexiones y retardos: modelo de Elmore

Transparencia 0.1

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Tema 5

FABRICACIN DE PUERTAS CMOS: CUBAS

Transparencia 1

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Tema 5

FABRICACIN DE PUERTAS CMOS: CUBAS

Latch-up

Conexiones de cuba

Transparencia 2

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Tema 5

EL INVERSOR: PROPIEDADES Conducta esttica: Propiedades de las puertas lgicas:

Robustez (conducta esttica) Prestaciones (conducta dinmica) Disipacin de potencia y alimentacin Caracterstica de transferencia (VTC) Mrgenes de ruido Propiedad regenerativa Directividad Fan-in y fan-out

Transparencia 3

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Tema 5

El inversor: conducta esttica

Ejemplo 5.1

6.0V (287.000m,5.0000) (853.000m,4.8220) VOH=5V VOL=0.29V VIL=0.85V VIH=2.43V 4.0V VM=1.99V

(1.9950,1.9848)

2.0V (2.4330,700.767m) (5.0000,287.150m)

NML = 0.85 - 0.29 = 0.56 V NMH = 5 - 2.43 = 2.57 V

0V 0V V(R1:1) V_V1 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V

Transparencia 4

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Tema 5

El inversor: conducta dinmica

Conducta dinmica:
Retardos de propagacin Tiempos de subida y bajada

Consumo de potencia:
De pico (tamao de lneas) Promedio (fuentes y refrigeracin)

Ppeak = i peakVsupply = max[ P(t )]

T Vsupply T 1 Pav = P(t )dt = isupply (t )dt T0 T 0

Transparencia 5

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Tema 5

El inversor: conducta dinmica

Ejemplo 5.2

Vout ( t ) = (1 e t / )V

Retardo:

50% :

t = ln(2) = 0.69

Tiempo de subida:

10% : 90% :

t = ln(111 . ) = 01 . t = ln(10) = 2.3

t ( 90% ) t (10% ) = 2.2

Transparencia 6 Ramn Ruiz Merino

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Tema 5

EL INVERSOR CMOS ESTTICO

Niveles lgicos extremos de alimentacin Independencia tamao dispositivos (ratioless) Impedancia de salida moderadamente baja Impedancia de entrada muy alta

Propiedades:

Conducta esttica

NMOS
Transparencia 7

PMOS
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Tema 5

Conducta esttica: curva VTC

Transparencia 8

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Tema 5

Conducta esttica: deduccin (modelo analtico) VOH=VDD ; VOL=GND Clculo de VIH

2 kp Vout k n (VIH VTn ) Vout = 2 VIH VDD VTp 2

) [1 + (V
2

out

VDD )

dVout dVout k n (Vin VTn ) + Vout Vout = k p Vin VDD VTp dV dV in in

)
)

dVout dVin

= 1
Vin =VIH

k n ( VIH + VTn + 2Vout ) = k p VIH VDD VTp

VIH =

VDD + VTp + k R (VTn + 2Vout ) 1+ kR

kR =

kn kp

Transparencia 9

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Tema 5

Conducta esttica: deduccin (modelo analtico) Clculo de VIL

2 V V ( ) kn 2 out DD VIL VTn ) (1 + Vout ) = k p VIL VDD VTp (Vout VDD ) ( 2 2 2Vout + VTp VDD + k RVTn VIL = 1+ kR

Clculo de VM

kp kn 2 (V VTn ) = 2 VDD VM VTp 2 M 1 V + V + VTn k R DD Tp 1+

Transparencia 10

VM =

1 kR
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Tema 5

Conducta esttica: deduccin (modelo analtico)

Ejemplo 5.3
2.0mA

1.6mA

1.2mA

0.8mA

0.4mA

0A 0V ID(M6) 0.5V ID(M4) 1.0V 1.5V 2.0V 2.5V V_V3 3.0V 3.5V 4.0V 4.5V 5.0V

Transparencia 11

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Tema 5

Conducta esttica: deduccin (modelo analtico)

Ejemplo 5.3
500uA

400uA

300uA

200uA

100uA

0A 0V ID(M4) 0.5V ID(M5) 1.0V 1.5V 2.0V 2.5V V_V3 3.0V 3.5V 4.0V 4.5V 5.0V

Transparencia 12

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Tema 5

Conducta esttica: deduccin (modelo analtico)

Ejemplo 5.3
6.0V ( 1.9220,4.5 308)

VIH = 2.83 V (Vout = 0.45 V) VIL = 1.95 V (Vout = 4.58 V) VM = 2.42 V (kR = 1.21) NML = 1.95 V NMH = 5 - 2.65 = 2.17 V

4.0V (2.5243,2 .5177)

2.0V

(3.1350,4 37.198m)

0V 0V V(M2:d )

0.5V

1.0V

1.5V

2.0 V

2.5V V_V1

3 .0V

3.5V

4.0V

4.5 V

5.0V

Transparencia 13

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Tema 5

Conducta esttica: saturacin en velocidad Clculo de VM

VDSATp VDSATn VM VDD VTp satnCoxWn VM VTn =0 + satpCoxW p 2 2

VDSATp VDSATn VTn + + r VDD + VTp + 2 2 VM = 1+ r

Clculo de VIH y VIL

satpW p r= satnWn

VIH = VM

VM g

VIL = VM +

VDD VM g

g=
Transparencia 14

1 kn VDSATn + k p VDSATp I D (VM ) n p 1+ r (VM VTn VDSATn / 2) (n p )

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Tema 5

Conducta esttica: saturacin en velocidad

Ejemplo 5.3
5.0V (2.0774,4.5973)

4.0V

VM = 2.69 V (r = 1.395) g = -15.54 VIH = 2.86 V VIL = 2.54 V

3.0V

2.0V (2.6166,2.6187)

1.0V

(3.2000,349.727m)

0V 0V V(M8:d) V_V1 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V

Transparencia 15

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Tema 5

Robustez del inversor CMOS

Simulacin con dispositivos corner:

Transparencia 16

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Tema 5

Robustez del inversor CMOS Lmites del escalado de VDD? VM aproximadamente proporcional a VDD g cuando VDD

r VDD VM r + 1

El inversor funciona bien incluso a VDD prximas a las VT de los transistores Transparencia 17 Ramn Ruiz Merino

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Tema 5

Robustez del inversor CMOS: lmite del escalado de tensin Lmite del escalado de VDD: Conducta de inversor incluso para VDD inferiores a las VT (corrientes subumbrales) Circuitos muy lentos 100 mV deterioro de la VTC: o VOH y VOL no coinciden con extremos de alimentacin o g -1 o VDD > 2(kT/q); a menor tensin ruido trmico produce operacin incorrecta Razones para no forzar el escalado de VDD hasta el lmite: Aunque mejor consumo, peores retardos Sensibilidad creciente de las caractersticas a las variaciones del proceso Reduccin excursin lgica: menos inmunidad al ruido

Transparencia 18

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Tema 5

EL INVERSOR CMOS ESTTICO Conducta dinmica: capacidades

Efecto Miller

Transparencia 19

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Tema 5

Conducta dinmica: capacidades

Ejemplo 5.4

Transparencia 20

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Tema 5

Conducta dinmica: clculo de retardos (modelo analtico)

V2

dv t p = CL i (v ) V1

CL (V2 V1 ) tp = I av
Retardo tpLH: conduccin pMOS

t p = CL

(V

OH

VOL ) / 2 I av

I (Vout = 0) =

kp 2

( V

DD

VTp

) (1 + ( V ))
2 p DD

2 VDD VDD VDD I Vout = = k p VDD VTp 2 2 8

V I (Vout = 0) + I Vout = DD 2 I av = 2
Transparencia 21 Ramn Ruiz Merino

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Tema 5

Conducta dinmica: clculo de retardos (modelo analtico) Simplificacin: pMOS en saturacin en todo el transitorio

I av =

kp 2

( V

DD

VTp

VDD >> |VTp|

t pLH =

CL k p VDD

t pLH =

k p VDD VTp

CLVDD

CL 1 1 1 t p = t pLH + t pHL = + 2 2VDD k p kn

Ecualizacin de retardos: |kp| = kn ( VTC simtrica)

3 veces anchura del pMOS mayor valor de las capacidades Ajuste menor anchura pMOS: tpLH tpHL Compromiso: relacin geomtrica = (n/p)1/2

Reduccin del retardo CMOS esttico:

Reduccin de CL Incremento de kn y kp Incremento de VDD Transparencia 22 Ramn Ruiz Merino

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Tema 5

Resistencia equivalente de canal

1 2 1 2 VDS (t ) 1 ( ) (Ron (t1 ) + Ron (t 2 )) Req = R t dt = dt on 2 t 2 t1 t1 t 2 t1 t1 I D (t )

t t

Saturacin en velocidad

Req =

1 VDD / 2

V DD / 2

V DD

3 VDD 7 V dV 1 VDD 4 I DSAT 9 I DSAT (1 + V )

I DSAT

W = k' L

2 VDSAT (VDD VT )VDSAT 2

Promedio de valores en los extremos: Transparencia 23

3 VDD 5 VDD VDD / 2 1 + V 1 Req = DD 4I ( ) ( ) + + 6 I V I V 2 1 1 / 2 DD DSAT DD DSAT DSAT

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Tema 5

Resistencia equivalente de canal

Dependencia con VDD: Inversamente proporcional a W/L Para VDD >> VT + VDSAT/2 Req independiente de VDD Cuando VDD se aproxima a VT incremento de Req

t pHL = ln (2 ) Reqn C L = 0.69 Reqn C L

Grfica dependencia de tp con VDD

t pHL = 0.69

3 C LVDD C LVDD = 0.52 (W / L )n kn' VDSATn (VDD VTn VDSATn / 2) 4 I DSATn

VDD >> VTn + VDSATn / 2

Transparencia 24

t pHL = 0.52

CL (W / L )n k n' VDSATn

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Tema 5

Conducta dinmica: clculo de retardos

Ejemplo 5.5 Saturacin en velocidad NMOS: VTn = 0.74 V kn = 32.18 A/V2 VDSATn = 0.82 V n = 0.185 V-1 PMOS: VTp = -0.74 V Kp = -10.65 A/V2 VDSATp = -0.93 V p = -0.247 V-1

tp =

(VOH

2 .5 V = 32 .24 fF = 185 .7 ps t VOL ) / 2 pLH 0.434 mA CL = 2 .5 V I av t = 31 .95 fF = 242 .8ps pHL 0.329 mA
Modelo analtico ajustado

tp =

(VOH

2.5V t = 32.24fF = 174ps VOL ) / 2 pLH 0.462mA CL = I av t = 2.5V 31.95fF = 200ps pHL 0.4mA
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Transparencia 25

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Tema 5

Conducta dinmica: clculo de retardos

Ejemplo 5.5
6.0V

5.0V

4.0V

(1.2761n,2.4773) 3.0V (2.7321n,2.4890)

2.0V

1.0V

0V

-1.0V 0s V(V5:+) 0.5ns V(M10:g) 1.0ns 1.5ns 2.0ns 2.5ns Time 3.0ns 3.5ns 4.0ns 4.5ns 5.0ns

Transparencia 26

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Tema 5

EL INVERSOR CMOS ESTTICO Driving de cargas grandes

Conexiones fuera del chip Conexiones a buses compartidos Seales de reloj (o de control mltiple)

=e

Transparencia 27

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Tema 5

EL INVERSOR CMOS ESTTICO Consumo de potencia: trminos

Consumo esttico Consumo dinmico por (des)carga de la capacidad de carga Corrientes de conduccin simultnea

EVDD

DD dvout 2 = iVDD (t )VDD dt = VDD CL dt = CLVDD dvout = CLVDD dt 0 0 0

dv EC = iVDD (t )vout dt = CL out vout dt = CL dt 0 0

Transparencia 28

VDD

v
0

out

dvout

2 CLVDD = 2

2 Pdyn = CLVDD f

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Tema 5

Consumo de potencia: corrientes de conduccin simultnea

Edp = VDD

I peak tr 2

+ VDD

I peak t f 2

tr + t f 2

VDD I peak

Pdp =

tr + t f 2

VDD I peak f

Transparencia 29

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Tema 5

EL INVERSOR CMOS ESTTICO Energa por operacin o producto potencia-retardo (PDP)

PDP = Paverage t p = C V

2 L DD

2 CLVDD f max t p = 2

f max = 1 / (2t p )

Producto energa-retardo (EDP)

2 C V 2 EDP = PDP t p = Paverage t p = L DD t p 2

tp

CLVDD
VDD VT VDSAT / 2
2(VDD VT VDSAT / 2)
2 3 CL VDD

EDP =

VDD opt
Transparencia 30

3 = (VT + VDSAT / 2) 2
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Tema 5

PUERTAS COMBINACIONALES EN CMOS CMOS complementario: Redes PDN y PUN entre rales de alimentacin

NOR NAND

Transparencia 31

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Tema 5

CMOS complementario Curvas VTC (y mrgenes de ruido): dependientes del patrn de entradas

Transparencia 32

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Tema 5

CMOS complementario
Comportamiento dinmico: modelo de conmutacin No consideracin en primera instancia de Cint Ajuste de las anchuras de los transistores en serie (tpHL del inversor): 2W En procesos submicrnicos mayores incrementos (por saturacin en velocidad): 2.5W Implementacin NAND preferible a NOR en lgica genrica

Transparencia 33

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Tema 5

Comportamiento dinmico puertas CMOS: influencia del fan-in

Elevado nmero de transistores: incremento de la capacidad intrnseca (dependencia lineal con el fan-in) Conexin en serie de los transistores: red RC distribuida ( retardo depende de forma cuadrtica con el nmero de transistores de la serie)

t p = a1 FI + a2 FI 2 + a3 FO

(Transistores de tamao mnimo en tecnologa de 0.25 m) Transparencia 34 Ramn Ruiz Merino

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Tema 5

CMOS complementario

Ejemplo 5.7

F = (D + A(B + C ))

Transparencia 35

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Tema 5

Lgicas proporcionales

VOL

RPDN = V RL + RPDN DD
Reduccin consumo: IL NML razonable: VOL (RL >> RPDN) Reduccin tpLH : IL (RL ) Reduccin tpHL : RPDN

t pHL = 0.69( RL || RPDN )CL

Transparencia 36

t pLH = 0.69 RL CL

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Tema 5

Lgica pseudo-NMOS

2 2 VDSATp VOL kn (VDD VTn )VOL 2 + k p ( VDD VTp )VDSATp 2 = 0

VOL

k p (VDD + VTp )VDSATp kn (VDD VTn )

p Wp VDSATp n Wn
Asimetra VTC tpLH > tpHL Consumo esttico:
2 VDSATp = VDD k p VDD VTp VDSATp 2

Menor CL (velocidad ) Conexiones ms simples Menor rea

Pav = VDD I low

Transparencia 37

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Tema 5

Lgicas proporcionales

Ejemplo 5.8

VOH = 5 V VOL = 0.124 V VIL = 1.27 V VIH = 1.87 V VM = 1.57 V

6.0V

(1.1054,4.8615)

4.0V

(1.5957,1.5852) 2.0V

(1.9209,366.273m)

0V 0V V(M12:g)

0.5V

1.0V

1.5V

2.0V

2.5V V_V1

3.0V

3.5V

4.0V

4.5V

5.0V

Transparencia 38

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Tema 5

Lgica DCVS

Differential cascode voltaje switch

Transparencia 39

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Tema 5

Lgica de transistor de paso

Aplicacin de las variables de entrada no slo en las puertas de los transistores

Req del interruptor CMOS: casi independiente de la tensin

Transparencia 40

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Tema 5

Lgica de transistor de paso

Ejemplo

Transparencia 41

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Tema 5

Diseo CMOS dinmico

Operacin en dos fases:

Precarga (conduce Mp) Evaluacin (conduce Me)

Ventajas:
Evaluacin: como CMOS complementario Menor nmero de transistores (CL y rea ) Geometras no proporcionales Ausencia de consumo esttico

Inconvenientes:
Sensibilidad al ruido (Rout ) Fuga de carga Reparto de carga (charge sharing)

Transparencia 42

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Tema 5

Diseo CMOS dinmico Fuga de carga Reparto de carga

VTp Ca < 0.2 CL VDD VTn

Transparencia 43 Ramn Ruiz Merino

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Tema 5

Diseo CMOS dinmico Conexin en cascada de puertas

Slo transiciones de entradas 01 durante evaluacin:

Lgica DOMINO (inversores entre etapas) np-CMOS (alternancia redes PDN y PUN)

Transparencia 44

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Tema 5

Diseo CMOS dinmico

Lgica DOMINO

Lgica np-CMOS

Transparencia 45

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Tema 5

CONSUMO DE POTENCIA EN PUERTAS CMOS Factores:

2 2 Pdyn = CLVDD f 0 1 = CLVDD P0 1 f

V de alimentacin (dependencia cuadrtica) Capacidad parsita a la salida Actividad de conmutacin

Puerta NOR (entradas equiprobables):

P0 1 = P0 P 1 = (1 P 1) P 1 =

3 1 3 = 4 4 16

Puerta NOR (entradas no equiprobables):

P 1 = (1 PA )(1 P B)

[1 (1 P )(1 P )][(1 P )(1 P )]

A B A B

P0 1 = (1 P 1)P 1 =

Transparencia 46

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Tema 5

Diseo CMOS de bajo consumo

Ptot = Pdyn + Pdp + Pstat
Reduccin VDD: inconvenientes

tr + t f 2 = CLVDD + VDD I peak f + VDD I leak 2

CL t pLH kVDD

Prdida de prestaciones cerca VT (tp): Reduccin de la mxima frecuencia Reduccin de VT: corriente subumbral

Ejemplo de consumo equivalente: CMOS 0.25m: VDD = 3V VT = 0.7V VDD = 0.45V VT = 0.1V (2: consumo 45 veces menor) VDD Ileak (menores tensiones a travs de dielctricos) Reduccin capacidad efectiva: Dispositivos de dimensiones mnimas Evitacin buses compartidos Transparencia 47 Ramn Ruiz Merino

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Tema 5

ESTRUCTURAS BIESTABLES BSICAS

Latches estticos basados en multiplexores

Transparencia 48

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Tema 5

ESTRUCTURAS BIESTABLES BSICAS

Registros estticos Configuracin master-slave

Transparencia 49

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Tema 5

Registros estticos: fases solapantes

Transparencia 50

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Tema 5

Registros dinmicos

Transparencia 51

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Tema 5

INTERCONEXIONES Y PARSITOS Parsitos capacitivos:

C j (Vr ) =

Cj0 Vr 1+ Vbi

siendo

Si Cj0 = xd 0

Transparencia 52

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Tema 5

INTERCONEXIONES Y PARSITOS Parsitos resistivos:

Polisilicio: 4 / Difusin p n: 2 / Metal1, 2 y 3 respectivamente: 0.08, 0.07, 0.03

Transparencia 53

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Tema 5

INTERCONEXIONES Y PARSITOS Conexiones y retardos: modelo de Elmore

E = t Vout (t ) dt
0

1 E = r (n i )c = rc n(n 1) 2 i =1

Transparencia 54

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