You are on page 1of 60

Synchronous Sequential

Logic_5 장

2007 년 11 월 6

Professor: 조 재 수
한국기술교육대학교 인터넷미디어공학부
E-mail: jaesoo27@kut.ac.kr
강의노트 : http://ime.kut.ac.kr/jaesoo
디지틀공학및실습 (2007 년 가을학기
)

5-1 Sequential circuits


 Outputs are function of inputs and present
states
 Present states are supplied by memory
elements
디지틀공학및실습 (2007 년 가을학기
)

래치 (latch) 와 플립플랍 (flip-flop)


 래치와 플립플롭 : 쌍안정 (bistable) 소자
 외부 조건 ( 입력 ) 이 변하지 않는 한 SET(1) 과 RESET(0)
이라 불리는 두 안정된 상태중 한 상태를 계속 유지 : 저장
장치로 사용
 래치 (latch): 입력이 변할때마다 출력이 변함
 플립플롭 (flip-Flop): 입력이 변해도 클럭이 들어올 때만
출력이 변함
디지틀공학및실습 (2007 년 가을학기
)

Sequential circuits
 Two types of sequential circuit
 Synchronous : behavior depends on the signals

affecting storage elements at discrete time


 Asynchronous : behavior depends on inputs at any

instance of time
 Flip-flop: The storage elements used in clocked
sequential circuits.
디지틀공학및실습 (2007 년 가을학기
)

5-2 Latches
 가장 기본적인 형태의 Flip-Flop
 SR latch : consist of two cross-coupled NOR gates
 S=1,R=0 then Q=1(set)

 S=0,R=1 then Q=0(reset)

 S=0,R=0 then no change(keep condition)

 S=1,R=1 Q=Q′=0 (undefined)


디지틀공학및실습 (2007 년 가을학기
)

S′R′ latch with NAND gates


 Require the complement value of NOR latch
SR latch with control 디지틀공학및실습 (2007 년 가을학기
)

input
 Add two NAND gate and control signal
 C=0(no action), C=1(act as SR latch)
디지틀공학및실습 (2007 년 가을학기
)

D latch
 Eliminate indeterminate state in SR latch
 C=1, output value is equal to D
Graphic Symbols for
디지틀공학및실습 (2007 년 가을학기
)

Latches

S S Q D Q
Q

R Q’ R Q’ C Q’

SR Latch S R Latch D Latch


디지틀공학및실습 (2007 년 가을학기
)

5-1 래치

S-R 래치

 진리표 S R QQ
0 0 QQ0 0
0 1 0 1
1 0 1 0
1 1 Prohibit
ed
8-10
디지틀공학및실습 (2007 년 가을학기
)

< 예제 8-1> 입력과 출력에 대한 타이밍 선도를 그려라 .

8-11
디지틀공학및실습 (2007 년 가을학기
)

게이티드 S-R 래치

 EN 에 HIGH 가 입력되었을 때만 래치의 상태를 제어

< 예제 8-2> 입력과 출력에


대한 타이밍 선도를 그려라 .

8-12
디지틀공학및실습 (2007 년 가을학기
)

5-3 Flip-flops
 Latch : case (a), output changes as input
changes
 Flip-flop : output only changes at clock edge
디지틀공학및실습 (2007 년 가을학기
)

5-3 Flip-flops
 트리거 (triger): 제어신호의 순간적인 변화
 트리거로 인해 플립플랍의 상태가 전이하게
되는 것을 가리켜서 트리거하다라고 말한다
.
디지틀공학및실습 (2007 년 가을학기
)

5-2  에지트리거 플립플롭


 플립 - 플롭 : 동기 쌍안정 (synchronous bistable)
소자
 제어 입력 C 로 표시되는 클럭 (CLK) 이라는 트리거

입력이 발생할 때만 출력 상태가 변화 : 출력의 변화


는 클럭과 동기
 에지 - 트리거 플립 - 플롭
 클럭 펄스의 positive edge

( 혹은 , rising edge) 혹은
negative edge ( 혹은 ,
falling edge) 에서만 상태가
변화
8-15
디지틀공학및실습 (2007 년 가을학기
)

Master-slave D flip-flop
 Negative edge triggered D flip-flop
 CLK=0 : master disable, slave enable
 Output has no relation with input
 CLK=1 : master enable, slave disable
디지틀공학및실습 (2007 년 가을학기
)

Master-slave D flip-flop

CLK

Figure: Negative edge triggered D flip-


flop timing diagram
D-type positive edge
디지틀공학및실습 (2007 년 가을학기
)

triggered flip flop


 Consist of 3 SR-latches
 Q changes only when CLK becomes 0 to 1
D-type positive edge
디지틀공학및실습 (2007 년 가을학기
)

triggered flip flop

CLK

Q’

Figure: Positive edge triggered D flip-


flop timing diagram
D-type negative edge
디지틀공학및실습 (2007 년 가을학기
)

triggered flip flop

CLK

Q
Q’

Q
Q’

Figure: Negetive edge triggered D flip-


flop timing diagram
디지틀공학및실습 (2007 년 가을학기
)

D flip-flop
 Setup time
 A minimum time for which the D input must be
maintained at a constant value prior to the
occurrence of the clock transition.
 Hold time
 A minimum time for which the D input must not
change after the application of the positive
transition of the clock.
디지틀공학및실습 (2007 년 가을학기
)

 SET-UP 시간 (SET-UP Time)


 펄스의 트리거링 - 에지 전에 입력이 일정한 레벨을 유지해야

하는 최소 시간 (ts)

 HOLD 시간 (HOLD Time)


 클럭의 트리거링 - 에지 후에도 입력의 논리 레벨을 유지해야
하는 최소 시간 (th)

8-22
디지틀공학및실습 (2007 년 가을학기
)

 에지 - 트리거 S-R 플립 - 플롭
 동기 입력 (synchronous input) : S 및 R
입력

< 예제 5-4> 입력과 출력에 대한 Timing diagram

을 그려라

8-23
디지틀공학및실습 (2004 년 가을학기
)

 에지 - 트리거 D 플립 - 플롭

< 예제 5-5>

8-24
디지틀공학및실습 (2007 년 가을학기
)

JK flip-flop
 Performs three operations
 Set(J), Reset(K), Complement(J=K=1)
 D=JQ′+K′Q
디지틀공학및실습 (2007 년 가을학기
)

T flip-flop
 Complementing flip-flop
 D=TQ′+T′Q
T flip-flop positive edge
디지틀공학및실습 (2007 년 가을학기
)

triggered

CLK

Q’

Figure: Positive edge triggered T flip-


flop timing diagram
디지틀공학및실습 (2007 년 가을학기
)

동기 / 비동기 입력

 동기 입력 (synchronous input)
 S 와 R, D, 그리고 J 와 K 입력들

 클럭 펄스의 트리거링 - 에지에서만 데이터가 출력에

전달
 비동기 입력
 클럭에 관계없이 플립 - 플롭의 상태를 바꾸게 함

 PRESET(PRE) 과 CLEAR(CLR), 혹은 , direct


set(SD) 과 direct reset(RD)

8-28
디지틀공학및실습 (2007 년 가을학기
)

< 예제 5-8>

8-29
디지틀공학및실습 (2007 년 가을학기
)

Characteristic tables
 Flip-flop characteristic tables
디지틀공학및실습 (2007 년 가을학기
)

Characteristic equations
 D-flip flop
 Q(t+1)=D
 J-K flip flop
 Q(t+1)=JQ’+K’Q
 T flip flop
 Q(t+1)=TQ’+T’
Q
디지틀공학및실습 (2007 년 가을학기

5-4 Analysis of clocked )

sequential circuits
 Behavior of clocked sequential circuit is
determined from input, output and present
state
 Output, next state are a function of input
and present state
디지틀공학및실습 (2007 년 가을학기
)

State equations
 Specifies the next state and output as a
function of the present state and inputs
 A(t+1)=A(t)x(t) + B(t)x(t)
 B(t+1)=A′(t)x(t)
 Y(t)=(A(t)+B(t))x′(t)
디지틀공학및실습 (2007 년 가을학기
)

State table
 Time sequence table of inputs, outputs and
flip-flop states
 two types of state table exist
디지틀공학및실습 (2007 년 가을학기
)

State diagram
 A kind of flow diagram
 Can be derived from state table
 State-circle, transition-line, I/O
디지틀공학및실습 (2007 년 가을학기
)

Analysis with D flip-flops


 Input equation :
 State equation is equal to input
equation
디지틀공학및실습 (2007 년 가을학기
)

Analysis with JK flip-flops


 State equation is not the same as the input
equation
 Have to refer characteristic table
or characteristic
equation
 Input equations
JA=B KA=Bx′
JB=x′ KB=A′x+Ax′
디지틀공학및실습 (2007 년 가을학기
)

Analysis with JK flip-flops


 State table and state diagram
디지틀공학및실습 (2007 년 가을학기
)

Analysis with T flip-flops


 Input equations and output equation
TA=Bx, TB=x
y=AB
 State equations are
derived from
characteristic equation
A(t+1)=TAA′+TA′A
B(t+1)=TBB′+TB′B
디지틀공학및실습 (2007 년 가을학기
)

Analysis with T flip-flops

State/outpu
t Input
디지틀공학및실습 (2007 년 가을학기
)

연습문제
 5-6 A sequential circuit with two D flip-flops,
A and B; two inputs, x and y; and one
output, z, is specified by the following next-
state and output equations:
A(t+1) = x’y + xA(t)
B(t+1) = x’B(t) + xA(t)
Z = B(t)
(a) Draw the logic diagram of the circuit.
(b) List the state table for the sequential
circuit.
( C) Draw the corresponding state diagram.
디지틀공학및실습 (2007 년 가을학기
)

Mealy and Moore models


 Mealy model : output is a function of the
present state and input
 Inputs must be synchronized with the clock
 Outputs must be sampled at the clock edge
 Moore model : output is a function of the
present state only
 Outputs are synchronized with the clock
디지틀공학및실습 (2007 년 가을학기
)

5-5 플립플롭 응용
 병렬 데이터 저장

8-43
디지틀공학및실습 (2007 년 가을학기
)

 주파수 분할 (Frequency Division)


 2 분주

 4 분주

8-44
디지틀공학및실습 (2007 년 가을학기
)

 8 분주

8-45
디지틀공학및실습 (2007 년 가을학기
)

 계수 (Counting)

8-46
디지틀공학및실습 (2007 년 가을학기
)

5-7 Design procedure


 Sequential circuit design : requires state
table
⇔ Combinational circuit : truth table
 The number of flip-flop is determined from
the number of states in circuit
 If 2ⁿ states exist, there are n flip-flops
디지틀공학및실습 (2007 년 가을학기
)

Design procedure
 Design steps
1) Derive a state diagram or state table
2) Reduce the number of states if
necessary
3) Assign binary code to the state
4) Choose the type of flip-flops to be used
5) Derive the flip-flop input equations and
output equations
6) Draw the logic diagram
디지틀공학및실습 (2007 년 가을학기
)

Derive a state diagram


 Sequential detector
 Three or more consecutive 1’s in a string of bits
coming through an input line
0
디지틀공학및실습 (2007 년 가을학기
)

Synthesis using D flip-flops


 Input equations are obtained directly from the
next states
0
• State Assign as followings
• 4 States -> 2 bit assign
• S0 = 00
• S1 = 01
• S2 = 10
• S3 = 11
디지틀공학및실습 (2007 년 가을학기
)

Synthesis using D flip-flops


 Input equations are obtained directly from the
next states
0
디지틀공학및실습 (2007 년 가을학기
)

Synthesis using D flip-flops

A(t + 1) = DA ( A, B, x) = ∑ (3,5,7)
B(t + 1) = DB ( A, B, x) = ∑ (1,5,7)
y ( A, B, x) = ∑ (6,7)
디지틀공학및실습 (2007 년 가을학기
)

Synthesis using D flip-flops


 K-maps and logic diagram
디지틀공학및실습 (2007 년 가을학기
)

Synthesis with JK flip-flops


 Input equations evaluated from the present
state to next state transition

Y = Ax
디지틀공학및실습 (2007 년 가을학기
)

Synthesis using JK flip-flops


 K-maps and logic diagram
디지틀공학및실습 (2007 년 가을학기
)

연습문제
 Synthesis using T flip-flops
- Design with T flip-flops
디지틀공학및실습 (2007 년 가을학기
)

Synthesis using T flip-flops


 3-bit binary counter
 3-bit counter has 3 flip-flops and can count from
0 to 2ⁿ-1(n=3)
디지틀공학및실습 (2007 년 가을학기
)

Synthesis using T flip-flops


 State table and logic
diagram

1 1

TA2=A1A0, TA1=A0,
TA0=1
디지틀공학및실습 (2007 년 가을학기
)

연습문제
1. Synthesis the 3-bit binary counter
using D flip-flop
2. Synthesis the 3-bit binary counter
using J-K flip-flop
디지틀공학및실습 (2007 년 가을학기
)

질의 / 응답

Thank You!

Home work #4: 5-6, 5-7, 6-8, 6-9