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Departamento de Electrnica
<36>
<37>
Las dos primeras condiciones (ec. 36) garantizan que los niveles lgicos de salida de un circuito
(excitador, driver) sean interpretados correctamente por el otro (carga, receiver). Las dos
ltimas desigualdades (ec. 37) son de seguridad, y se deben cumplir para que las tensiones de
salida del circuito excitador en ningn caso superen las mnimas y mximas permitidas a las
entradas de circuito que acta como carga. Este ltimo aspecto es especialmente importante
cuando se interconecten familias lgicas que funcionan con diferentes tensiones de alimentacin,
por ejemplo la conexin de familias TTL o CMOS a 5V, actuando como drivers a familias de
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baja tensin (actuando como receivers). Hemos de advertir que los fabricantes no suelen dar los
valores de VOLmn, VILmn VOHmx y VIHmx, por lo que las condiciones de las dos ltimas
desiguadades (ec. 36) se deben deducir a partir del anlisis de los circuitos de entrada y salida
de los dispositivos interconectados, si bien con carcter general los valores de VOHmx y VIHmx
coinciden con el valor de la alimentacin, y VOLmn y VILmn suelen ser 0 voltios.
Desde el punto de vista de corrientes, se debe cumplir que el circuito excitador debe ser capaz
de suministrar la corriente que demanda la entrada del circuito que funciona como carga,
lgicamente garantizando la compatibilidad de tensiones (ecs. 36 y 37). Por tanto, desde el punto
de vista de corrientes deben cumplirse dos condiciones:
1.
los signos de las corrientes de entrada y salida deben ser opuestos, tanto a nivel alto como
a nivel bajo, considerando las corrientes entrantes a los circuitos como positivas,
2.
los valores de los mdulos de las corrientes deben cumplir las siguientes desigualdades:
I OHmx I IHmx
I OLmx I ILmx
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Figura 39. Representacin grfica de las relaciones que deben cumplirse entre las tensiones de
entrada y salida, as como entre las corrientes de entrada y salida para que exista compatibilidad entre
circuitos integrados.
En la figura 40 se muestran los niveles lgicos de entrada y salida para las diferentes familias de
baja tensin, TTL y CMOS alimentadas a 5V. Bien entendido que esta tabla se ha establecido
suponiendo que los mrgenes de las tensiones de alimentacin de las familias de baja tensin es
de 2.7-3.6V. A partir de los niveles de tensin mostrados en la figura 40, junto con los valores
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de las corrientes de entrada y salida, se puede realizar un resumen de la compatibilidad entre las
diferentes familias. En este sentido, la tabla 3 da una visin resumida de la compatibilidad entre
las familias CMOS de 5V, algunas subfamilias de baja tensin (LV, LVC, ALVC, LVT) y la
familia TTL.
Figura 40. Niveles lgicos de entrada y salida para diferentes tipos de familias lgicas y
tensiones de alimentacin.
Tabla 3. Compatibilidad entre familias lgicas, suponiendo que las familias de baja tensin estn alimentadas con tensiones
dentro del rango de 2.7-3.6V
Salida
LV
LVC
ALVC
LVT
TTL
CMOS (5V)
LV
T(*)
DT
LVC/T
LVC
T(*)
ALVC
T(*)
DT
LVC/T
LVT
T(*)
TTL
CMOS (5V)
DN
LVC/T
RP
DN
LVC/T
RP
RP
HCT
Entrada
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Leyenda
Ejemplo 1
Los parmetros suministrados por un fabricante para dos subfamilias TTL se muestran en la tabla
siguiente:
Subfamilia
VOHmn
VOLmx
VIHmn
VILmx
IOHmx
IOLmx
IIHmx
IILmx
2.4V
0.4V
2V
0.8V
-400:A
16mA
40:A
-1.6mA
2.7V
0.5V
2V
0.9V
-2mA
20mA
20:A
-0.5mA
, S
Manuel Mazo Quintas
Sira Palazuelos Cagigas
, S
Corrientes:
|IOHmxA| $ |IIHmxB| , 400A $20A
|IOLmxA| $ |IILmxB| , 16mA $0.5mA
, S, signos opuestos
, S, signos opuestos
Se puede concluir que ambas familias son compatibles, cuando la familia A excita a la B.
Ejercicio propuesto. Compruebe la compatibilidad en sentido opuesto, cuando la familia B excita
a la A.
VOHmn
VOLmx
VIHmn
VILmx
IIHmx
IILmx
IOHmx
IOLmx
74HC00 (5V)
4.9V
0.1V
3.5V
1V
1mA
-1mA
-4mA
4mA
74LV00 (3.3V)
3.1V
0.2V
2.0V
0.8V
1mA
-1mA
-25mA
25mA
74ALVC00 (3.3V)
3.1V
0.2V
2.0V
0.8V
5mA
-5mA
-50mA
50mA
74LVC00 (3.3V)
3.1V
0.2V
2.0V
0.8V
5mA
-5mA
-50mA
50mA
74LVT00 (3.3V)
2.4V
0.4V
2.0V
0.8V
1mA
-1mA
-20mA
32mA
En el caso de las familias LVC y LVT, tal como se indic en la tabla 3, la salida de CMOS 5.0V
a dichas familias se puede hacer directamente. En la figura 42 se muestra el circuito equivalente
de una entrada LVT. En ella se puede
observar que si el valor de tensin
aplicado a la entrada LVT supera el lmite
VIHmx(2), sta se aplicar sobre sendos
transistores. Los dos transistores, por su
configuracin, se encuentra polarizados en
corte, por lo que, para asegurar la
integridad del circuito, habr que
confirmar que el valor de entrada no
supera la mxima tensin entre colector y
emisor VCEmx, ni, en consecuencia, la
tensin entre colector y base VCBmx (estas
tensiones suelen ser superiores a 5V). Por
lo tanto, las tensiones de salida del circuito
CMOS de 5V a nivel alto no suponen, en Figura 42. Circuito equivalente de la conexin de una salida CMOS
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principio, ningn riesgo para una entrada LVT, no siendo necesaria la utilizacin de un circuito
interfaz.
Para la conexin de una salida CMOS alimentada a 5V
con una entrada LVC a 3.3V, se puede realizar un
anlisis similar al del circuito de entrada de la subfamilia
LVC. Nuevamente ser necesario analizar el circuito de
entrada tpico de la subfamilia LVC (vase figura 43). En
l, se puede observar que aunque las tensiones aplicadas
a la entrada del circuito LVC sean superiores a la tensin
de alimentacin del mismo VCC(2), la conexin de diodos
zner existente impide que alguno de ellos pueda entrar
en conduccin, y la corriente pueda llegar a deteriorarlo.
Solamente deber tenerse en cuenta que la tensin zner
VZ del diodo D1 sea superior a VOHmx(1) para evitar que el Figura 43. Circuito equivalente de la conexin
de una salida CMOS a 5V con una entrada LVC
mismo entre en conduccin y pueda destruirse. Puesto
(3.3V).
que normalmente se cumplir que VOHmx(1)#VZ (D1), la
conexin entre ambas subfamilias se realizar directamente, sin necesidad de ninguna interfaz.
Para el estudio de la conexin de un circuito CMOS a 5V (driver) con las familias LV y ALVC
(receivers), de las grficas de la figura 40 y los datos de la tabla 4 se deduce que esta conexin
es compatible a nivel bajo de tensin, sin embargo no ocurre lo mismo a nivel alto.
En efecto, cuando la salida del CMOS es un nivel alto,
este valor supera el valor mximo de la entrada a la LV
(VOHmx(1)>VIHmx(2)). En la figura 44 se muestra una
simplificacin de la etapa de entrada de un circuito
LV, donde se puede apreciar que existe un diodo
conectado entre el terminal de entrada propiamente
dicho y la tensin de alimentacin VCC(2). Este diodo
entrar en conduccin cuando la salida CMOS a 5V se
encuentre a nivel alto, lo que puede provocar corrientes
elevadas que pueden llegar a ocasionar la destruccin
del mencionado diodo.
VOH max(1)
R1 + R2
VOH max(1)
R1 + R2
R2 VIH max( 2 )
I OH max(1)
<39>
<40>
<41>
Dentro de los posibles valores de R1 y R2, la eleccin se debe hacer teniendo presente que valores
elevados reducen el consumo de potencia, y valores pequeos favorecen los tiempos de
conmutacin (al facilitar la carga y descarga de las capacidades de entrada al circuito que acta
como receiver) y la inmunidad al ruido (por reducir la impedancia de salida del conjunto formado
por dichas resistencias y la salida del circuito CMOS).
Otra posible solucin es la utilizacin de un circuito interfaz de la familia LVC o LVT (como
puede ser un buffer LVT244), puesto que, como ya se ha estudiado, estas subfamilias resultan
compatibles con la familia CMOS a 5V. As, en la figura 47 se muestra esta ltima solucin.
Figura 47. Interfaz basado en las subfamilias LVC o LCT para la conexin
de una salida HC (5V) con una entrada LV (3.3V) o ALVC (3.3V).
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Figura 48. Conexin de una salida LVT (3.3V) o LVC (3.3V) a una
entrada CMOS a 5V a travs de una resistencia de pull-up.
prcticamente VIH(1), = VCC(2), = 5V, con independencia del valor de RP. El valor de Rp viene
condicionado por:
VIH = VCC(2) - Rp @(IIHmx +IOHmx)$VIHmn +MR1
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y, por tanto:
RP
<43>
'
I IH max + I OH
max
bien entendido que IOHmx es la corriente de fuga en la salida del circuito de baja tensin, que
nada tiene que ver con la IOHmx. Dado que las corrientes son muy pequeas, esta condicin no
impone prcticamente ninguna restriccin. Sin embargo, hay que tener presente que si se
considera la capacidad de entrada y salida, la carga de esta capacidad se realiza en parte a travs
de Rp, y, por tanto, la evolucin temporal de la tensin de entrada al circuito CMOS depender
del valor de Rp. Llamando a la capacidad equivalente C, y considerando que inicialmente est
cargada a una tensin VOLmx (ya que la conmutacin es de nivel bajo a alto) y que la carga de
dicha capacidad se realiza solamente a travs de Rp, la evolucin de la tensin en el punto de
unin de ambos circuitos viene dada por:
t
RP C
<44>
y, por tanto, fijado un tiempo, tpLH, de paso de la tensin de salida de VOLmx a VIHmn, se obtiene:
VIH min VCC ( 2 ) + (VCC ( 2 ) VOL max )e
t pLH
RP C
RP
t pLH
VCC ( 2 ) VOL max
C ln
RP
t pLH
VCC ( 2 )
C ln
<45>
I OL max R p
VCC ( 2 )
I OL max
<46>
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Figura 52. Conexin de una salida TTL a una entrada de baja tensin,
mediante una resistencia de interfaz.
El valor hmico de la resistencia R se debe deducir a partir de las curvas de salida VOH=f(IOH) del
circuito TTL, y de la recta de carga en dicha salida: VOH = - IOH@R (de nuevo se considera
despreciable la corriente de entrada de los circuitos de baja tensin). El proceso a seguir para
obtener el valor de la resistencia R del circuito de la figura 52 es:
1 se fija un valor para VOH lmite, teniendo en cuenta que, incluso en el peor de los casos,
deben cumplirse las condiciones de compatibilidad
2 a partir de las curvas de salida del circuito TTL se obtiene el valor de IOH correspondiente
(ver grfica de la figura 52)
3 se calcula el valor de R a partir de la ecuacin 25:
VOH = - IOH@R
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Cuando la salida TTL es un nivel bajo, el valor de la resistencia RP viene limitado por la corriente
mxima de salida de nivel bajo IOLmx(1) (indicar que en nivel bajo el transistor Q3 estar saturado
y Q2 cortado). Por tanto, debe cumplirse la siguiente expresin:
<48>
<49>
Cuando la salida del circuito TTL se encuentra a nivel alto (Q3 estar cortado y lo mismo le
sucede a Q2 por la presencia de Rp). En esta situacin debe cumplirse la condicin
VOHmn(1)$VIHmn(2), lo que supone que se cumpla la siguiente expresin:
<50>
<51>
Sin embargo, este lmite superior, debido a que las corrientes IOH(1) e IIHmx(2) son prcticamente
nulas, no impone en la prctica una restriccin muy exigente al valor mximo que puede alcanzar
la resistencia RP. Se plantea, por tanto, una situacin similar a la de la interfaz entre un circuito
de baja tensin y un CMOS (apartado 4.4), estando limitado el valor superior de RP por la
velocidad de transicin entre un nivel bajo y un nivel alto. Si consideramos que la capacidad
parsita en el punto de unin entre la salida TTL y la entrada CMOS es prcticamente la
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Figura 55. Circuito equilavente para obtener la evolucin de VOH en un salida TTL
conectada a una entrada CMOS.
A partir del circuito de la figura 55, se puede deducir la evolucin de la tensin vI(2) en la entrada
de la puerta CMOS. Esta evolucin, sin tener en cuenta las corrientes de salida de la puerta TTL,
vendr dada por:
vi ( 2 ) (t ) = VCC (VCC VOL min )e
t
R p CI
<52>
t pLH
R p CI
<53>
RP
t pLH
VCC
C I ln
<54>
Figura 56. Conexin entre una salida TTL y una entrada HC mediante un
circuito interfaz de la subfamilia HCT y ACT.
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