You are on page 1of 10

Rangkaian Flip-Flop (D-FF, RS-FF dan JK-FF

)
Pengertian FLIP-FLOP
 flip-flop adalah rangkaian digital yang digunakan untuk menyimpan satu bit
secara semi permanen sampai ada suatu perintah untuk menghapus atau
mengganti isi dari bit yang disimpan.
 Prinsip dasar dari flip-flop adalah suatu komponen elektronika dasar seperti
transistor, resistor dan dioda yang di rangkai menjadi suatu gerbang logika yang
dapat bekerja secara sekuensial.
 Nama lain dari flip-flop adalah multivibrator bistabil.
Jenis- Jenis Flip-flop
 D-FF
 RS-FF
 JK-FF
1. D-FF
D FF (Data atau Delay Flip-Flop) adalah Flip-Flop yang hanya terdiri dari sebuah
input, yaitu D,sepasang output yang nilainya berlawanan, yaitu Q dan Q’, dan sepasang
feedback. Selain itu, D FF juga dilengkapi dengan bit CLK atau Clock sebagai input. .
Clock ini memberikan izin, kapan saatnya nilai output boleh berubah. Ringkasnya, nilai
output Q akan selalu sama dengan D dan perubahan nilai output hanya bisa terjadi jika
diizinkan oleh kondisi clock.



Ada 4 macam kondisi clock, yaitu
HIGH clock, yaitu saat nilai CLK = 1 atau HIGH.
LOW clock, yaitu saat nilai CLK = 0 atau LOW.
Positive Edge atau Rising Edge clock, yaitu saat transisi nilai CLK dari LOW ke
HIGH atau dari 0 ke 1.
Negative Edge atau Falling Edge clock, yaitu saat transisi nilai CLK dari HIGH ke
LOW atau dari 1 ke 0.

D-FF 8-bit.3 dapat dilihat Rangkaian.5. Gambar 8.5. Tabel Kebenaran dan Simbol Rangkaiannya. (b) Tabel Kebenaran (c) Simbol Terkait implementasinya. Nilai output akan sama dengan input D saat CLK = 1. (a) Rangkaian. CP (Clock Pulse) dan 8-bit D n (D0 sampai D7). D-FF dengan HIGH clock. nilai outputnya diizinkan berubah hanya saat CLK transisi dari LOW ke HIGH seperti dapat dilihat pada tabel kebenaran dalam gambar 8. (a) Rangkaian.4 adalah contoh D-FF yang dilengkapi Rising Edge Clock. Tabel Kebenaran dan Simbol D-FF. Gambar 8. (b) Tabel Kebenaran (c) Simbol Pada gambar 8. misalnya IC yang Tabel Kebenaran dan Simbolnya dapat dilihat pada gambar 8.Gambar 8. biasanya D-FF dikemas dalam IC yang berisi 8 Flip-Flop. D-FF dengan Rise Clock.3. Sedangkan gambar 8. .4.b. Inputnya terdiri dari MR (Master Reset).4. Nilai output tetap selama CLK = 0.

misalnya Q3 hanya dipengaruhi D3 dan seterusnya. R=1 tidak di benarkan (tidak boleh diset serentak (karena akan menghasilkan output yang tidak konsisten. izin perubahan diberikan oleh Rising Clock atau transisi pin CP dari LOW ke HIGH. Bertindak sebagai 1 bit memori dengan output Q sebagai nilai bit tersebut. Lihat gambar 1 dan 2. S=Set dan R=Rest. Seperti tampak pada tabel dalam gambar 8. S=1. di mana salah satu keluarannya (y) berfungsi sebagai komplemen. .5. Setiap D hanya terkait dengan satu Q tertentu. Mempunyai 2 output yaitu Q dan . Flip-flop RS dapat dibentuk dari kombinasi dua gerbang NAND atau kombinasi dua gerbang NOR. Tetapi jika MR direset atau dibuat menjadi LOW. MR harus HIGH dan kesempatan perubahan hanya pada saat pin CP mengalami transisi dari LOW ke HIGH. RS Flip Flop mempunyai 2 input yaitu. Sehingga flip-flop ini disebut juga rangkaian dasar untuk membangkitkan sebuah variabel beserta komplemennya. maka seluruh pin Q n dipaksa jadi LOW tanpa menghiraukan clock maupun Dn. 2. Sehingga dalam operasi normalnya. RS-FF Flip-flop ini mempunyai dua masukan dan dua keluaran.Sedangkan outputnya terdiri dari 8-bit yaitu Q n (Q0 sampai Q7).

JK-FF JK flip-flop sering disebut dengan JK FF induk hamba atau Master Slave JK FF karena terdiri dari dua buah flip-flop. Sedangkan IC yang dipakai untuk menyusun JK FF adalah tipe 7473 yang mempunyai 2 buah JK flip-flop dimana lay outnya dapat dilihat pada Vodemaccum IC (Data bookc IC). Master Slave JK FF ini memiliki 3 buah terminal input yaitu J.3. Kelebihan JK FF terhadap FF sebelumnya yaitu JK FF tidak mempunyai kondisi terlarang artinya berapapun input yang diberikan asal ada clock maka akan terjadi perubahan pada . K dan Clock. yaitu Master FF dan Slave FF.

 Set K. Jika JK Flip Flop diperlukan. akan ada delapan kemungkinan kombinasi. nilai-nilai S dan R yang diperlukan untuk mengubah keadaan flip flop dari Qp ke Qp + 1 yang ditulis.  Set J. (c) Simbol. 1) Flop Balik SR JK Flip Flop  Seperti diceritakan sebelumnya. Pin Q’ akan bernilai 1 karena JK = 01. Qp + 1 hanya menunjukkan nilai-nilai masa depan yang akan diperoleh oleh flip flop JK setelah nilai Qp. rangkaian kombinasional harus dirancang pertama.  Toggle. Sesuai kondisi input JK. Nilai output menjadi kebalikan kondisi sebelumnya jika input JK = 11. Keadaan sekarang diwakili oleh Qp dan Qp + 1 adalah negara berikutnya yang akan diperoleh jika input J dan K diterapkan. (b) Tabel Kebenaran. yaitu:  No Change. masukan yang diberikan ke sirkuit kombinasional dan output dari rangkaian kombinasional terhubung ke input dari flip flop yang sebenarnya. berubah menjadi QQ’ = 01 Konversi flip-flop Untuk konversi satu flip flop yang lain. Dengan demikian. Untuk setiap kombinasi J. . Artinya. Tidak ada perubahan pada output jika JK = 00. J dan K akan diberikan sebagai masukan eksternal untuk S dan R.Gambar JK-FF. konversi flip flop berikut akan dijelaskan. Misalnya jika sebelumnya QQ’ = 10. Seperti ditunjukkan dalam diagram logika bawah. K dan Qp. Pin Q akan bernilai 1 karena JK = 10. setelah diizinkan clock.  Tabel kebenaran untuk konversi flip flop diberikan di bawah ini.  Untuk dua input J dan K. (a) Rangkaian. ada 4 kemungkinan output yang semuanya valid. Dalam posting ini. Tabel ini kemudian diselesaikan dengan menulis nilai-nilai S dan R yang diperlukan untuk mendapatkan setiap Qp + 1 dari sesuai Qp. S dan R akan menjadi output dari rangkaian kombinasional. output dari flip flop yang sebenarnya adalah output dari flip flop yang diperlukan. yang sesuai Qp + 1 negara yang ditemukan.

 Sebuah tabel konversi yang akan ditulis menggunakan S. nilai-nilai J dan K harus diperoleh dalam hal S. delapan kombinasi yang dibuat. J dan K. yang sesuai Qp + 1 output ditemukan ut.Dengan demikian output yang dianggap tidak sah dan nilai-nilai J dan K yang diambil sebagai "tidak peduli". . J dan K akan menjadi output dari rangkaian kombinasional.Flop Balik SR JK Flip Flop 2) JK Flip Flop SR Flip Flop  Ini akan menjadi proses kebalikan dari konversi dijelaskan di atas. Diagram logika ditampilkan di bawah. R. Dengan demikian. Output untuk kombinasi dari S = 1 dan R = 1 tidak diizinkan untuk gagal SR flip. Qp + 1. Seperti ditunjukkan dalam diagram logika bawah. Untuk dua input. S dan R. Qp. S dan R akan menjadi input eksternal untuk J dan K. R dan Qp. Untuk setiap kombinasi.

tabel konversi. diagram logika. . Keempat kombinasi.3) Flop Balik SR ke D Flip Flop  Seperti yang ditunjukkan pada gambar. S dan R adalah masukan sebenarnya dari flip flop dan D adalah input eksternal dari flip flop. dan K-peta untuk S dan R dalam hal D dan Qp ditunjukkan di bawah ini.

karena kombinasi dari S = 1 dan R = 1 tidak valid. dan K-peta untuk D dalam hal S. Diagram logika yang menunjukkan konversi dari D ke SR. dan diagram logika yang diberikan di bawah. peta-K. nilai-nilai Qp + 1 dan D dianggap sebagai "tidak peduli". Empat kombinasi yang diproduksi dengan T dan Qp. R dan Qp ditunjukkan di bawah ini. J dan K yang dinyatakan dalam T dan Qp. Tabel konversi. R dan Qp. 5) JK Flip Flop ke T Flip Flop  J dan K adalah masukan sebenarnya dari flip flop dan T diambil sebagai input eksternal untuk konversi.4) D Flip Flop SR Flip Flop  D adalah masukan yang sebenarnya dari flip flop dan S dan R adalah input eksternal. Tapi. . Delapan kemungkinan kombinasi yang dicapai dari input eksternal S.

K-peta untuk J dan K dalam hal D dan Qp. D dinyatakan dalam J. dan diagram logika yang menunjukkan konversi dari JK ke D diberikan di bawah ini. . D dan Qp membuat empat kombinasi.6) JK Flip Flop ke D Flip Flop  D adalah input eksternal dan J dan K adalah masukan sebenarnya dari flip flop. J. D adalah masukan yang sebenarnya untuk flip flop dan J dan K adalah input eksternal. K dan Qp. seperti yang ditunjukkan dalam tabel konversi di bawah ini. Keempat kombinasi tabel konversi. K dan Qp membuat delapan kemungkinan kombinasi. 7) D Flip Flop JK Flip Flop  Dalam konversi ini. J dan K yang dinyatakan dalam D dan Qp.

 Tabel konversi. K dan Qp dan diagram logika yang menunjukkan konversi dari D ke JK diberikan pada gambar di bawah. . K-peta untuk D dalam hal J.