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vhdl cours

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12/13/2012

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Dans ce document, nous n’abordons pas le problème des SOC , nous utiliserons un flot de
conception classique de type cascade. Le langage de description choisi est le VHDL ( cela
pourrait sans problème être le Verilog) et le niveau de complexité abordé est celui de la mise
au point d’un circuit de quelques milliers de portes.

Spécifications

Modèle
comportemental

Description des
blocs (RTL)

Synthèse et
optimisation

Placement et
routage

Fabrication ou
Programmation

Simulation
TEST

Décomposition
hiérarchique

Logique
+ retards

Schéma
Netliste

Sans retards

Schéma
Netliste
Primitives

Retards
réels

Masque
Fichier

1

2

3

On observe sur cette figure le rôle fédérateur du VHDL car il intervient au moins sur 3
niveaux, celui de la description comportementale traduisant les spécifications, celui du code

Page 1

Langage VHDL et conception de circuits

P.N

ENSEIRB

RTL (Register Transfert Level) et enfin au niveau technologique post-routage censé
représenter le circuit « vrai ». Ces trois types de description seront validées par une même
famille de fichiers de test eux-même écrits en VHDL.
Le langage est utilisé pleinement dans ses deux déclinaisons : généraliste quand il s’agit de
décrire des vecteurs de test ou des comportements abstraits, VHDL synthétisable en vue de
générer automatiquement un circuit.

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