Electronique Numerique

Cours
D'Electronique
Numérique
Par A. Oumnad
Electronique numérique par A. Oumnad 2
SOMMAIRE
1 LES FAMILLES DES CIRCUITS LOGIQUES ......................................................................................................5

1.1 Introduction ....................................................................................................................................................5
1.2 Notations (abréviations de termes anglo-américains) ...........................................................................5
1.3 Model fonctionnel simplifié d'une porte logique......................................................................................6
1.4 Nomenclature commerciale des circuits....................................................................................................6
1.5 Famille TTL (Transistor Transistor Logique)..........................................................................................8
1.5.1 Variantes de la famille TTL ..............................................................................................................8
1.5.2 Alimentation et température de fonctionnement :.....................................................................9
1.5.3 Série TTL standard............................................................................................................................9
1.5.4 Niveaux logiques de la famille TTL Standard............................................................................. 11
1.5.5 Immunité au bruit : .......................................................................................................................... 11
1.5.6 Courant d'entrée Ii de la porte standard...................................................................................12
1.5.6.1 Courant d'entrée à l'état bas IIL ..............................................................................................12
1.5.6.2 Courant d'entrée à l'état haut IIH ...........................................................................................12
1.5.7 Courant de sortie Io de la porte standard .................................................................................12
1.5.7.1 Courant de sortie à l'état bas IOL.............................................................................................12
1.5.7.2 Courant de sortie à l'état haut IOH ..........................................................................................13
1.5.8 Sortance (Fan out) ...........................................................................................................................13
1.5.9 Courant de court circuit..................................................................................................................13
1.5.10 Courant d'alimentation et puissance consommée ......................................................................13
1.5.11 Temps de propagation......................................................................................................................14
1.5.12 Portes à sortie collecteur ouvert (OC : Open Collector) .........................................................14
1.5.13 Porte à sortie 3 états (tri-state) .................................................................................................14
1.5.14 Porte à entrée Trigger de Schmitt ..............................................................................................15
1.5.14.1 Retardateur d'impulsion..............................................................................................................15
1.5.15 Variante TTL Schottky ou TTL-S.................................................................................................16
1.5.16 Variante TTL Low Pwer Schottky ou TTL-LS ............................................................................16
1.5.17 Variantes TTL avancée AS et ALS ...............................................................................................17
1.5.18 Variante TTL-F ou TTL Fast ..........................................................................................................17
1.5.19 Performances typiques de la technologie bipolaire...................................................................17
1.6 Les Familles CMOS (Complementary MOS)............................................................................................19
1.6.1 Série 4000 .........................................................................................................................................19
1.6.1.1 Alimentation.......................................................................................................................................19
1.6.1.2 Température de fonctionnement ..............................................................................................19
1.6.1.3 Porte élémentaire de la famille CMOS ................................................................................... 20
1.6.1.4 Caractéristique de transfert .................................................................................................... 20
1.6.1.5 Portes NAND et NOR................................................................................................................. 20
1.6.2 Porte analogique ................................................................................................................................21
1.6.2.1 Niveaux logiques à l'entrée ........................................................................................................21
1.6.2.2 Niveaux logiques à la sortie....................................................................................................... 22
1.6.2.3 Immunité au bruit........................................................................................................................ 23
1.6.2.4 Temps de propagation................................................................................................................. 23
1.6.2.5 Consommation ............................................................................................................................... 23
1.6.2.6 Sortance ........................................................................................................................................ 23
1.6.3 Série High speed CMOS : HC, HCT, AHC et AHCT ................................................................. 24
1.6.4 Caractéristiques typiques des technologies CMOS et HCMOS............................................ 24
1.6.5 La Technologie BiCMOS : BCT et ABT........................................................................................ 25
1.6.5.1 Considérations sur la consommation ........................................................................................ 25
1.6.5.2 Caractéristique d'entrée ........................................................................................................... 26
1.6.5.3 Caractéristique de sortie........................................................................................................... 26
1.6.6 Familles Low voltage........................................................................................................................ 27

1.6.6.1 Caractéristiques typiques .......................................................................................................... 28
1.6.7 Positions comparées des familles logiques ................................................................................. 28
2 CIRCUITS COMBINATOIRES USUELS ........................................................................................................... 29
2.1 Les multiplexeurs......................................................................................................................................... 29
2.1.1 Choix d'une voie (entrée) parmi N............................................................................................... 29
2.1.2 Choix d'un mot parmi N................................................................................................................. 29
2.1.3 Exemple de multiplexeur du commerce .......................................................................................31
2.2 Les démultiplexeurs .....................................................................................................................................31
2.2.1 Démultiplexeur 1 parmi 4 ................................................................................................................31
2.2.2 Les décodeurs................................................................................................................................... 32
2.2.3 Exemple de démultiplexeur du commerce .................................................................................. 32
2.3 Les comparateurs ........................................................................................................................................ 33
2.3.1 Comparateurs du commerce .......................................................................................................... 33
2.4 Les additionneurs......................................................................................................................................... 35
2.4.1 Additionneurs à propagation de la retenue................................................................................ 35
2.4.2 Additionneur à retenue anticipée. ............................................................................................... 36
2.4.3 Additionneurs du commerce.......................................................................................................... 36
2.5 Unité arithmétique et logique (ALU)....................................................................................................... 37
2.6 Décodeurs BCD-7 segments ...................................................................................................................... 37
2.6.1 Pilotage des afficheurs .................................................................................................................. 39
2.6.2 Pilotage des afficheurs Anode commune.................................................................................... 39
2.6.3 Pilotage des afficheurs Cathode commune. ............................................................................... 40
2.6.4 Décodeur BCD-7 segments du commerce................................................................................... 40
3 CIRCUITS SEQUENTIELS USUELS ................................................................................................................. 42
3.1 Les Bascules.................................................................................................................................................. 42
3.1.1 La Bascule RS.................................................................................................................................... 42
3.1.2 La Bascule RSH................................................................................................................................. 42
3.1.3 La Bascule JK et JKH ..................................................................................................................... 42
3.1.4 La Bascule réagissant sur front d’horloge ................................................................................. 43
3.1.5 Bascule JK réagissant au front descendant .............................................................................. 43
3.1.6 Exemple de détecteur de Front ................................................................................................... 44
3.1.7 Bascule RS Maître Esclave ............................................................................................................ 44
3.1.8 Bascule JK Maître Esclave............................................................................................................. 45
3.1.9 Bascule D ........................................................................................................................................... 45
3.1.10 Les entrés de forçage CLear et Preset ...................................................................................... 45
3.2 Les registres................................................................................................................................................. 46
3.2.1 Les registres à réaction sur fronts............................................................................................. 46
3.2.2 Les Registres Latches .................................................................................................................... 47
3.3 Les registres à décalage ............................................................................................................................ 47
3.3.1 Registres à décalage entrée parallèle sortie parallèle............................................................ 48
3.4 les compteurs ............................................................................................................................................... 49
3.4.1 Les compteurs Asynchrones.......................................................................................................... 49
3.4.2 Les Décompteurs Asynchrones..................................................................................................... 50
3.4.3 Les Compteurs/Décompteurs Asynchrones ................................................................................51
3.4.4 Comptage incomplet..........................................................................................................................51
3.4.5 Mise en cascade des compteurs Asynchrone ............................................................................ 52
3.4.6 Les compteurs Synchrones ............................................................................................................ 53
3.4.6.1 Synthèse d'un compteur synchrone 4 bits ........................................................................... 53
3.4.6.2 Généralisation............................................................................................................................... 54
3.4.6.3 Synthèse d'une décade synchrone ......................................................................................... 55
3.4.6.4 Mise en cascade de compteur synchrones ............................................................................. 56
4 LES MEMOIRES ...................................................................................................................................................... 58

4.1 Hiérarchie des mémoires dans un ordinateur ....................................................................................... 58
4.2 Classement des mémoires selon l'Utilisation ........................................................................................ 58
4.2.1 Mémoire vive ou RAM ..................................................................................................................... 58
4.2.2 Mémoire Morte ou ROM................................................................................................................. 59
4.2.3 Mémoire MORTE PROGRAMMABLE ou PROM.................................................................................... 59
4.2.4 Mémoire morte reprogrammable ou EPROM ............................................................................. 59
4.2.5 Mémoire MORTE EFFAÇABLE électriquement ou EEPROM .......................................................... 59
4.2.6 Mémoire FLASH............................................................................................................................... 59
4.2.7 Mémoire FIFO ou file..................................................................................................................... 60
4.2.8 Mémoire LIFO ou pile ..................................................................................................................... 60
4.2.9 Cellule statique d'une mémoire vive ............................................................................................ 60
4.2.10 Cellule dynamique d'une mémoire vive ........................................................................................ 62
4.2.11 Cellule d'une mémoire ROM........................................................................................................... 63
4.2.12 Cellule d'une mémoire PROM......................................................................................................... 64
4.2.13 Cellule d'une mémoire EPROM et EEPROM................................................................................ 65
4.3 Organisation par mot .................................................................................................................................. 65
4.3.1 Capacité d'une mémoire ................................................................................................................. 66
4.3.2 Entrée de sélection de boîtier...................................................................................................... 66
4.3.3 Augmentation de capacité mémoire par association de plusieurs boîtiers ......................... 67
4.4 Cycle de lecture ........................................................................................................................................... 68
4.4.1 Cycle d'écriture ............................................................................................................................... 68
4.4.2 Les barrettes SIM et DIM ........................................................................................................... 68
4.5 Mémoires magnétiques ............................................................................................................................... 69
4.5.1 Les disquettes .................................................................................................................................. 69
4.5.2 Les disques durs............................................................................................................................... 70
4.6 Les interfaces de gestion de disques durs .............................................................................................71
4.6.1 Interface IDE (et ses variantes) .................................................................................................71
4.6.2 Interface SCSI.................................................................................................................................71
4.7 Les Mémoire Optiques................................................................................................................................ 72
4.7.1 Nomenclature ................................................................................................................................... 72
4.7.2 Le CD-ROM........................................................................................................................................ 72
4.7.3 Principe de lecture .......................................................................................................................... 73
4.7.4 Codage de l'information ................................................................................................................. 74
4.7.5 Vitesse de rotation.......................................................................................................................... 74
4.7.6 Le CD-R .............................................................................................................................................. 75
4.7.7 Le CD-RW .......................................................................................................................................... 75
4.7.8 Le DVD ............................................................................................................................................... 76
1 LES FAMILLES DES CIRCUITS LOGIQUES

1.1 INTRODUCTION
Les circuits intégrés Numériques (logiques) sont classés suivant leur technologie de fabrication. Les
familles logiques principales sont :
• Les familles bipolaires : Elles sont fabriquées à base de transistors bipolaires. La plus répandues
d'entre elles est la famille TTL (Transistor Transistor Logic) qui possède de nombreuses
variantes.
• Les familles CMOS : Elles sont fabriquées à base de transistor CMOS.
• Les familles BiCMOS : Ces familles combinent les avantages des technologies Bipolaires et CMOS.
• Les familles Low Voltage : Ce sont des familles CMOS ou BiCMOS fonctionnant avec une faible
tension d'alimentation.
Une famille logique est caractérisée par ses paramètres électriques :
• La plage des tensions d’alimentation et la tolérance admise sur cette valeur,

• La plage des tensions associée à un niveau logique, en entrée ou en sortie,
• Les courants pour chaque niveau logique, en entrée ou en sortie,
• Les courants maximums que l’on peut extraire ou injecter dans une porte logique en entrée ou en
sortie, cette caractéristique sera souvent désignée par driving capability
• La puissance maximale consommée qui dépend souvent de la fréquence de fonctionnement.
• Les performances dynamiques principales comme le temps de montée (transition bas–haut) et de
descente (transition haut–bas) des signaux en sortie d’une porte,
• Les temps de propagation d’un signal entre l’entrée et la sortie d’une porte logique. Cette
caractéristique ainsi que les temps de montée/descente définissent la vitesse de fonctionnement
d'une porte.
La raison de l'existence d'un nombre important de familles logiques, est qu'il est difficile de
concevoir une porte logique qui a, à la fois, de très bonnes performances en consommation, vitesse,
driving capability et d'immunité au bruit.
1.2 NOTATIONS (ABREVIATIONS DE TERMES ANGLO-

AMERICAINS)
Tensions :
VCC : tension nominale d’alimentation,
VIH : tension d’entrée au niveau logique haut (Input High),
VIL : tension d’entrée au niveau logique bas (Input Low),
VOH : tension de sorti e au niveau logique haut (Output High),
VOL : tension de sortie au niveau logique bas (Output Low).
Courants : (par convention, les courant entrant sont comptés positifs, et les sortant négatifs)
ICC : courant d’alimentation (suivant les conditions d’utilisation de la porte),
IIH : courant d’entrée au niveau logique haut,
IIL : courant d’entrée au niveau logique bas,
IOH : courant de sortie au niveau logique haut,
IOL : courant de sortie au niveau logique bas.
I IL
I IH
Vcc Vcc
I IL
ICC VIH
I OL I IL I OH
VOL VOH
VIL
I IH
I IL
Fig. 1.1 : Illustration de la nomenclature
1.3 MODEL FONCTIONNEL SIMPLIFIE D'UNE PORTE LOGIQUE
Quelque soit sa famille logique, une porte logique peut être représentée par le model suivant :
Vcc
Vi1
Vi2 H
Logique Vo
Vin L
Fig. 1.2 : model fonctionnel d'une porte logique
Selon la fonction logique réalisée par la porte et la configuration des entrées, le bloc logique détermine
la commande des deux commutateurs H et L, 3 configurations sont possibles :
• L fermé, H ouvert, La sortie est au niveau bas ≡ Vo = VOL ≡ niveau logique "0"
• L ouvert, H fermé, La sortie est au niveau haut ≡ Vo = VOH ≡ niveau logique "1"
• L ouvert, H ouvert, La sortie est isolée ≡ Vo = VOZ ≡ niveau logique "Z" = haute impédance
• L fermé, H fermé, Cet état est interdit car il correspond à un court-circuit entre Vcc et la
masse
1.4 NOMENCLATURE COMMERCIALE DES CIRCUITS
Malheureusement, il n'y a pas de nomenclature standard adoptée par tous les constructeurs. La
nomenclature suivante est actuellement la plus utilisée, elle comporte 10 champs, mais le plus souvent
on n'utilise que 3 ou 4 champs :
Exemple :
1 2 3 4 5 6 7 8 9
SN 74 LVC H 16 2 244 A DGG
1. Standard Prefix
o Exemple : SN – Circuit standard sans spécification particulière

o Example: SNJ - Conforms to MIL-PRF-38535 (QML)
2. Plage de température
o 54 – Série militaire
o 74 – Série Commerciale
3. Famille
o ABT - Advanced BiCMOS Technology
o ABTE - Advanced BiCMOS Technology/Enhanced Transceiver Logic
o AC/ACT - Advanced CMOS Logic
o AHC/AHCT - Advanced High-Speed CMOS Logic
o ALB - Advanced Low-Voltage BiCMOS
o ALS - Advanced Low-Power Schottky Logic
o ALVC - Advanced Low-Voltage CMOS Technology
o AS - Advanced Schottky Logic
o AVC - Advanced Very-low-voltage CMOS
o BCT - BiCMOS Bus-Interface Technology
o CBT - Crossbar Technology
o CBTLV - Low-Voltage Crossbar Technology
o F - F Logic
o FB - Backplane Transceiver Logic/Futurebus+
o FIFO - First-In First-Out Memories
o GTL - Gunning Transceiver Logic
o GTLP - Gunning Transceiver Logic Plus
o HC/HCT - High-Speed CMOS Logic
o HSTL - High-Speed Transceiver Logic
o LS - Low-Power Schottky Logic
o LV - Low-Voltage CMOS Technology
o LVC - Low-Voltage CMOS Technology
o LVT - Low-Voltage BiCMOS Technology
o S - Schottky Logic
o SSTL - Stub Series-Terminated Logic
4. Special Features
o Blank = No Special Features
o D - Level-Shifting Diode (CBTD)
o H - Bus Hold (ALVCH)
o R - Damping Resistor on Inputs/Outputs (LVCR)
o S - Schottky Clamping Diode (CBTS)
5. Bit Width
o Blank = Gates, MSI, and Octals
o 1G - Single Gate
o 8 - Octal IEEE 1149.1 (JTAG)
o 16 - Widebus™(16, 18, and 20 bit)
o 18 - Widebus IEEE 1149.1 (JTAG)
o 32 - Widebus+™(32 and 36 bit)
6. Options
o Blank = No Options
o 2 - Series-Damping Resistor on Outputs
o 4 - Level Shifter
o 25 - 25-Ω Line Driver
7. Function : c'est le numéro du circuit proprement dit

o 00 - Porte Nand
o 244 - Noninverting Buffer/Driver
o 374 - D-Type Flip-Flop
o 573 - D-Type Transparent Latch
o 640 - Inverting Transceiver
8. Device Revision
o Blank = No Revision
o Letter Designator A-Z
9. Packages
o D, DW - Small-Outline Integrated Circuit (SOIC)
o DB, DL - Shrink Small-Outline Package (SSOP)
o DBB, DGV - Thin Very Small-Outline Package (TVSOP)
o DBQ - Quarter-Size Outline Package (QSOP)
o DBV, DCK - Small-Outline Transistor Package (SOT)
o DGG, PW - Thin Shrink Small-Outline Package (TSSOP)
o FK - Leadless Ceramic Chip Carrier (LCCC)
o FN - Plastic Leaded Chip Carrier (PLCC)
o GB - Ceramic Pin Grid Array (CPGA)
o GKE, GKF - MicroStar BGA™ Low-Profile Fine-Pitch Ball Grid Array (LFBGA)
o HFP, HS, HT, HV - Ceramic Quad Flat Package (CQFP)
o J, JT - Ceramic Dual-In-Line Package (CDIP)
o N, NP, NT - Plastic Dual-In-Line Package (PDIP)
o PAG, PAH, PCA, PCB, PM, PN, PZ - Thin Quad Flat Package (TQFP)
o PH, PQ, RC - Quad Flat Package (QFP)
o W, WA, WD - Ceramic Flat Package (CFP)
1.5 FAMILLE TTL (TRANSISTOR TRANSISTOR LOGIQUE)
Normalement, un designer de systèmes logique n'a nul besoin de connaître de la manière approfondie
la structure interne d’un composant pour pouvoir le mettre en oeuvre de façon efficace, les notices
techniques délivrent toutes les informations nécessaires à la meilleure mise en oeuvre. Mais si on
désire appréhender le comportement exact d’une porte logique, les paramètres externes fournis par le
constructeur ne suffisent plus, il faut entrer au cœur de la structure pour comprendre le
fonctionnement exact. Dans ce paragraphe, nous allons étudier en détail le circuit de base de la famille
TTL standard, Nous ne pouvons malheureusement pas le faire pour touts les familles logiques.
1.5.1 Variantes de la famille TTL

La famille TTL a beaucoup évolué depuis son apparition à la fin des années 60. Elle a donné naissance
à plusieurs sous familles, en voici le champ famille de la nomenclature commerciale :
• Blanc : TTL Standard, c'est la première série, n'est pratiquement plus utilisée. Consomme 10 mW
pour un délai de 10 ns
• H : TTL série High speed : plus rapide mais consomme plus. N'est plus utilisée de nos jours. (22
mW pour 6 ns)
• L : TTL série Low power : Consomme peu mais très lente. Sa structure est identique à celle de la
série standard, amis elle fait appel à des valeurs de résistances plus élevées. N'est plus utilisée de
nos jours. (1 mW pour 33 ns)
• S : TTL série (Schottky) : Améliore les performances par l'utilisation de diodes et de transistors
Schottky. En voie de remplacement par la série AS et la série F. (19 mW pour 3 ns).
• LS : TTL série (Low power Schottky) : C'est une variante peu gourmande de la série S. C'est une
variante fortement utilisée. En cours de remplacement par la série ALS. (2mW pour 10 ns)
• ALS : TTL série (advanced Low power Schottky) : C'est une version améliorée de la série LS. C'est
probablement la série des prochaines décennies. Elle améliore dans un rapport de 2 les
performances de la série LS (1mW pour 4 ns).
• AS : TTL série (Advanced Schottky) : C'est la série la plus rapide de la famille TTL. Son utilisation
demande beaucoup de précaution. (8.5 mW pour 1.5 ns).
• F : TTL série (Fast) : Plus rapide que la série LS et consomme moins que la série S. A les mêmes
règles d'utilisation que la série S.
1.5.2 Alimentation et température de fonctionnement :
Alimentation Température
Famille civile : 74 5V±5% [ 0°C - 70°C ]
[ 4.75 - 5.25 ]
Famille militaire : 54 5 V ± 10 % [ -55°C - 125°C ]
[ 4.5 - 5.5 ]
En logique TTL la tension d'alimentation doit être bien stabilisée, elle doit pouvoir accepter les
appels brusques de courant. Les pointes de courant se produisent quand plusieurs circuits changent
d'état en même temps. Pour aider l'alimentation à suivre les variations instantanées de courant, des
condensateurs jouant le rôle de réservoirs donc de filtres sont placés le plus près possible des circuits
afin de fournir les courants instantanés éliminant ainsi les pointes de tension. Des condensateurs au
tantale sont fabriqués spécialement pour cet effet.
1.5.3 Série TTL standard

Vcc=5V
R2
R1 R4
1.6K
4K 130Ω
B3 Q3
B1 Vcc
14 13 12 11 10 9 8
Vi1 B2 D3
Q1 Q2
Vi2 C1 Vo
B4 Q4
D1 D2 R3
1K 1 2 3 4 5 6 7
GND
(a) (b)
Fig. 1.3 : Porte Nand SN7400

Le schéma électrique de la porte élémentaire de cette série est illustré sur (Fig. 1.3a). Notons que
le boîtier SN7400 comporte 3 portes Nand à deux entrées. Cette porte possède une sortie qui a une
structure dite totem-pole formée de R4, Q3, D3, et Q4, on verra par la suite que d'autre structure
de sortie existent.
B1
Le transistor Q1 ne fonctionne pas en transistor car les deux jonctions de
l'émetteur et du collecteur vont fonctionner en directe. Il est équivalent à des diodes
dont on a relié les anodes.
Fonctionnement de la porte :
Si une ou 2 entrée à l'état bas = 0.2V, ⇒ VB1 = 0.2+0.6=0.8V, Q2 ne peut conduire car il faudrait que
VB1 soit de l'ordre de 2x0.6V pour faire conduire les deux jonctions VBC1 et VBE2 , Q2 bloqué ⇒ VB4 = 0
donc Q4 bloqué.
Q3 voit le circuit de la figure (Fig. 1.4a), donc il conduit, la valeur de la tension de sortie ne peut
être déterminée avec précision car on ne connaît pas le gain β du transistor Q3. On peut tout de même
en donner une valeur approchée sachant que le courant de sortie est faible, le courant IB3 peut être
négligé, le seuil des jonctions (peu conductrices) est entre 0.5V et 0.6V :
VOH = 5 - 1.6k IB3 - 0.6 - 0.6 ≈ 3.8V
Si les tensions d'entrées Vi augmentent jusqu'à 0.6V, ⇒ VB1 = 1.2V, Q2 commence à conduire, Q4
ne peut conduire car VB4 ≈ 0V , Q2 fonctionne en amplificateur de gain R2/R3=1.6 et Q3 en émetteur
suiveur, la sortie suit VC2 à deux seuils de jonction près (Fig. 1.4b). Q2 voit la valeur de la tension
d'entrée Vi à son entrée car : VB2 = VB1 - 0.6 = Vi + 0.6 -0.6 = Vi. Si Vi continue de monter, Vo va
diminuer 1.6 fois plus vite, quand Vi atteint 1.2V, (Vo est de l'ordre de 2.8V) Q4 commence à conduire
mais il n'est pas encore saturé, la jonction BE4 shunte la résistance R3, le gain de l'ampli augmente et
devient de l'ordre de 50. Si Vi continue d'augmenter, Vo va diminuer 50 fois plus vite, quand elle
atteint 0.2V, Q4 se sature et Vo ne diminue plus, en ce moment on a VC2=0.2+2x0.6=1.4V, si Vi continue
à augmenter, VC2 continue à diminuer et Q3 se bloque et dès que VC2 est de l'ordre de 0.7+0.2=0.9, Q2
se sature. La chute de la tension Vo de 2.8V à 0.2 V est quasiment verticale, de ce fait quand elle est
de l'ordre de 0.2V Vi est à peine légèrement supérieure à 1.2V et VB1 est de l'ordre de 1.8V, si Vi
continue à augmenter, VB1 ne peut continuer à augmenter car elle voie les trois jonction BC1, BE2 et BE4
donc la jonction BE1 se bloque et le courant d'entrée qui était sortant devient entrant (très faible). La
courbe de la figure (Fig. 1.4c) illustre le fonctionnement détaillé ci-dessus.
Rôle de la diode D3 :
Le rôle de la diode D3 est d'assurer que le transistor Q3 soit bloqué quand le transistor Q4 est
saturé. En l'absence de cette diode, quand Q2 et Q4 sont saturés, on a VC2 = VBE4 = 0.7+0.2 = 0.9V,
cette tension est largement suffisante pour faire conduire Q3 car on aura VBE3 = 0.9-0.2 = 0.7V, ill en
résultera un courant statique permanent traversant Q3 et Q4. Ce courant augmente inutilement la
consommation de la porte sans en améliorer les performances.
Vo
Vcc=5V Vcc=5V 4
3.8 pente -1.6
R2
R2 1.6K 3
R4
1.6K
130Ω
Q3
2.4
Vi pente -50
Q3 D3 2
Q2
Vo
D3
Voh R3 1
1K
0.4
Vi
0.8 1 2 3 4
(a) (b) (c)
Fig. 1.4 : fonctionnement et caractéristique de transfert d'une porte 7400
1.5.4 Niveaux logiques de la famille TTL Standard
De la caractéristique de transfert précédente, on peut déduire les valeurs suivantes :
Entrée Sortie
VILmax = 1.2V VOHmin = 2.8V
VIHmin = 1.3V VOLmax = 0.2V
Les constructeurs nous disent que pour s'assurer d'un bon fonctionnement même dans les conditions
les plus défavorables (Température, alimentation, charge), avec une petite marge de sécurité, il faut
adopter les limites suivantes
Entrée Sortie
VILmax = 0.8V VOHmin = 2.4V
VIHmin = 2.0V VOLmax = 0.4V
Garanties par
A respecter
le constructeur
1.5.5 Immunité au bruit :
Comme la tension d'entrée

Vo1
1 2
3 Niveau haut d'une porte n'est rien d'autre que
la tension de sortie de la porte qui Vo1 Vi2
2
la précède, on va définir la marge
de bruit qui peut subsister sur la tension VOL sans que cela
n'altère le fonctionnement normal.
1 Niveau bas
Etat bas : Dans le plus mauvais cas Vo1 est de 0.4 V, on
sait que la porte 2 considère Vi2=Vo1 comme un niveau bas
t tant qu'elle inférieure à 0.8V, donc un signal parasite de 0.4
V qui viendrait s'ajouter à Vo1 n'altérerait pas le
Fig. 1.5 : marge de bruit d'un signal TTL fonctionnement normal, ceci est la marge de bruit au niveau
bas
ΔVNL = 0.8 -0.4 = 0.4 V
Etat haut : Au pire des cas Vo1 = 2.4V, la porte 2 considère Vi2=Vo1 comme un niveau haut tant qu'il
est supérieur à 2V, donc là aussi on peut tolérer un parasite de 0.4V sur Vo1 sans altérer le
fonctionnement normal.
ΔVNH = 2.4 - 2 = 0.4 V
L'immunité au bruit est donc : ΔVN = 0.4 V
1.5.6 Courant d'entrée Ii de la porte standard Vcc=5V
1.5.6.1 Courant d'entrée à l'état bas IIL

R1
Le courant d'entrée à l'état bas IIL sur une entrée dépends comme on
4K
peut le constater sur la figure ci-contre du nombre d'entrée qui sont reliées
I1
au niveau bas. En effet le courant I1 qui circule dans la base du transistor Q1
se partage sur les entrée qui sont reliée à un niveau bas. Vi1
VCC − VB1 5 − ( 0. 2 + 0. 6) Q1
I1 = = mA = 1. 05mA Vi2
R1 4k IIL
Si n entrées sont reliées au niveau bas, le courant IIL sur une entrée est I1/n. Fig. 1.6 : circuit d'entrée
Les constructeurs nous assurent que dans le cas le plus défavorable le
courant IIL ne peut dépasser 1.6 mA. (IILmax = - 1.6 mA ; le (-) indique que le courant est sortant)
IILmax = 1.6 mA
1.5.6.2 Courant d'entrée à l'état haut IIH

Si une entrée est reliée à un état haut, la jonction BE luit correspondant est bloquée, donc le
courant d'entrée n'est rien d'autre que le courant inverse d'une jonction qui on le sait, très faible mais
dépend beaucoup de la température.
Les constructeurs nous assurent que dans le cas le plus défavorable le courant IIH ne peut dépasser
40 µA.
IIHmax = 40 µA
IIL
1.5.7 Courant de sortie Io de la porte standard
IIL
1.5.7.1 Courant de sortie à l'état bas IOL
Le courant de sortie IOL est injecté dans la porte par les autres IOL IIL
portes qui lui sont connectées ou par une éventuelle charge

résistive reliée à Vcc comme cela est illustré sur la figure 3.5.
Q4
Vol
Pour les valeurs faibles de IOL, la tension de sortie VOL est de
IIL
l'ordre de 0.2V. si on augmente IOL, VOL augmente aussi. Sachant
que la valeur max tolérée de VOL est 0.4V , il ne faut pas injecter
Fig. 1.7 : courant de sortie à l'état bas
un courant IOL trop important qui fasse dépasser cette valeur.
Les constructeurs nous assurent que dans les conditions les plus défavorables VOL reste inférieure à
0.4V tant que IOL est inférieur à 16 mA.
IOLmax = 16 mA
1.5.7.2 Courant de sortie à l'état haut IOH

Vcc=5V
Quand la sortie est au nivaux haut, la porte fournit le courant
de sortie IOH aux circuits qui lui sont connectés et à une charge
R2 IIH
résistive éventuelle reliée à la masse. 1.6K
R4
130Ω
Dans le cas d'un fonctionnement normal où la charge n'est IIH
constituée que de portes logiques de la même famille, le courant Q3
IOH reste très faible et la tension VOH reste bien supérieure à IIH
VOHmin. Les constructeurs recommandent la valeur : D3 IOH Voh

IOHmax = 0.4 mA
ce qui garantit que ∀ les conditions, VOH reste > VOHmin tant que IIH
IOH < 0.4 mA.
Dans le cas d'une charge résistive, il faut faire attention car Fig. 1.8 : courant de sortie à l'état haut
quand IOH augmente, VOH diminue et peut descendre en dessous de
VOHmin et de ce fait ne sera plus utilisable d'un point de vue LOGIQUE.
Si on observe la courbe A2 (du constructeur) qui illustre la variation de VOH en fonction de IOH, on
s'aperçoit que la valeur de 0.4mA est vraiment trop confortable alors qu'on peut demander à la porte
un courant bien plus important ( ≈ 8 mA) avant que la tension VOH ne descende en dessous du seuil
autorisé (2.4 V) .
1.5.8 Sortance (Fan out)

La sortance est le nombre maximum de portes de la même famille que l'on peut connecter à la sortie
d'une porte sans que les débits de courant n'altèrent les valeurs de la tension de sortie, VOH doit
rester supérieure à VOHmin = 2.4V et VOL doit rester inférieure à VOLmax = 0.4V.
C'est surtout l'état bas de la sortie qui va limiter la sortance, IOLmax = 16 mA, chaque porte
connectée apporte IILmax = 1.6 mA (voir Fig. 3.5) ce qui donne une sortance de 10. Quand la sortie est à
l'état haut, le courant de sortie maximum sera IOH = 10 x IIHmax = 10 x 40 µA = 0.4 mA, c'est la valeur
recommandée par les constructeurs mais on est loin du courant de sortie critique (8 mA) tel que le
montre la courbe A2.
1.5.9 Courant de court circuit

C'est le courant IOS (Short circuit Output Curent) qui est fournie par une sortie normalement à
l'état haut et qui à été court-circuitée à la masse. Ce courant peut être important et peut détruire le
circuit si on n'y prend pas garde. Les constructeur recommandent de ne pas mettre plus d'une sortie
en court-circuit par boîtier et pour certaines séries comme la série LS, le court-circuit ne doit pas
durer plus d'une seconde.
1.5.10 Courant d'alimentation et puissance consommée

Le courant que fournit l'alimentation à un boîtier est noté Icc, il permet de calculer la puissance
consommée par ce circuit. Ci le boîtier contient plusieurs portes et on s'intéresse au courant consommé
par une seule porte, il faut diviser par le nombre de portes contenues dans le boîtier. Pour le boîtier
7400, la valeur typique de ICCH (sortie à l'état haut) est 4 mA ce qui fait 1mA par porte, et la valeur
typique de ICCL (sortie à l'état bas) est 12 mA soit 3 mA par porte. La puissance moyenne dissipée par
une porte est donc :
P=1mA+3mA×5V =10mW
2
Il faut remarquer que le courant consommé présente des pics pendant les transitions de la sortie,
ceci est dû au fait que les transistors Q3 et Q4 vont conduire tous les deux pendant un très court
instant, il en résulte une circulation de courant dans le totem-pole, elle est heureusement limitée par la
résistance R4. La conséquence de ces pics de courant est une légère augmentation de la consommation
avec l'augmentation de la fréquence des transitions. Ce phénomène est comme on va le voir beaucoup
plus marqué chez la famille CMOS.
1.5.11 Temps de propagation Entrée
tPHLtyp = 8ns tPHLmax = 15 ns

Sortie
tPLHtyp = 12ns tPLHmax = 22 ns
le temps de propagation moyen est :
tp = 10 ns
t PHL t PLH
Fig. 1.9 : Temps de propagation

1 1
Fmax = = = 50MHz
TPLH + TPHL 20ns
1.5.12 Portes à sortie collecteur ouvert (OC : Open Collector)
Vcc=5V
La figure Fig. 1.10 montre une porte à sortie collecteur
ouvert, l'étage de sortie se réduit au transistor Q4, la partie
supérieure du totem-pole a été supprimée. R1 R2
Pour assurer un niveau logique 1 en sortie, il faut compléter 4K 1.6K
la polarisation de Q4 par une résistance de tirage à VCC (pull Vi1 Q2 Vo

Q1
up resistor) Vi2
Ces portes ont l'avantage de pouvoir piloter des charges Q4
externes quand la tension et le courant de sortie d'une porte D1 D2 R3

normale ne suffisent plus pour le faire. Sur Fig. 1.11, la 1K
tension d'alimentation de la charge VL peut être supérieure à
5V et le courant IL peut être plus important que le courant de
sortie maximum d'une porte TTL à sortie totem-pole.
Fig. 1.10 : Porte Nand à sortie collecteur ouvert
Une deuxième application de ces portes est la Vcc

VL
possibilité de réaliser ce qu'on appelle un ET câblé sans
recours à l'utilisation d'une porte ET supplémentaire. RL
RL
Cette structure (Fig. 1.11) ne présente aucun risque de
circulation de courant d'une porte vers l'autre car une A S
IL
porte OC ne peut que recevoir du courant en sortie. On
vérifie facilement que cette structure réalise la fonction B
S= A . B car on ne peut avoir un niveau haut en S que si les Fig. 1.11 : pullup resistor Fig. 1.12 : ET cablé
deux transistors de sortie sont bloqués soit un niveau haut
sur les deux sorties A et B.
1.5.13 Porte à sortie 3 états (tri-state)

Ces portes présentent en plus des deux niveaux logiques
classiques dits à basse impédance, un 3ème état où la sortie est à
haute impédance "HZ", les deux transistors du totem-pole sont
bloqués. Une porte trois états possède en plus des entrées logiques "L" HZ "H" HZ
classiques une entrée supplémentaire (Fig. 1.13) qui permet de Fig. 1.13 : Portes 3 états
mettre la sortie en HZ.
Le schéma de la figure Fig. 1.14 montre le principe

d'une porte Tri-state :
Vcc=5V
R2
• Si Vc = "L", Q5 bloqué, la porte fonctionne en R1
4K
1.6K
R4
130Ω
porte NAND classique.
• Si Vc = "H", Q5 saturé, VC2 = 0.2V, La jonction Q3
base collecteur de Q2 conduit, VB2=0.7+0.2=0.9, la
jonction base émetteur conduit aussi, Q2 ne Vi1 Q1 Q2 Q5 D3
Vi2 Vo
fonctionne pas en transistor, les deux jonctions
Vc Q4
conduisent dans le sens direct, il en résulte :
- VB3 = 0.2 V Î Q3 bloqués, D1 D2 R3
- VB4 = 0.2V Î Q3 bloqués

1K
La sortie est donc isolée, = haute impédance..
Fig. 1.14 : Porte Nand Avec sortie 3 états
1.5.14 Porte à entrée Trigger de Schmitt
Vo
Ces portes présentent deux seuils de basculement
4
comme le montre Fig. Fig. 1.15. Grâce à une structure de
contre réaction positive les basculements sont quasiment 3
instantanés. Les portes trigger de Schmitt trouvent de
nombreuses applications comme la mise en forme des 2
signaux, retardateur d'impulsions, élargisseur
d'impulsions, oscillateurs... 1
Vi
0.4 0.8 1.2 1.6 2
Fig. 1.15 : courbe de transfert d'un trigger de schmitt
TTL
1.5.14.1 Retardateur d'impulsion
R=100k
Ve Vs
C=100n
θ
1.6
Calculer la durée θ introduite par le retardateur
0.8
Fig. 1.16 : retardateur d'impulsion

1.5.15 Variante TTL Schottky ou TTL-S
La diode Schottky est une diode à jonction métal semi-conducteur, elle

a un seuil de conduction de 0.3V et un temps de commutation très faible. Elle
possède la propriété de limiter l’accumulation des porteurs de charges au
voisinage de la jonction PN. Les temps de changement d’état (passant-bloqué et
bloqué-passant) s’en trouvent donc fortement
diminués. Vcc=5V
Son utilisation comme diode de désaturation
des transistors améliore nettement les R2
900Ω
R6
50Ω
performances temporelles. Un transistor R1
Schottky est un transistor sur lequel on a 2.8K Q3
rajouté une diode Schottky en // sur la jonction Q4
base collecteur. Q1 Q2
Quand le transistor tend vers la saturation, R5
3.5k Vo
VBE=0.7V et VCE diminue vers 0.2V, dès qu'elle
Vi1
atteint 0.4V, la diode Schottky conduit et
Q6
freine la saturation par un effet de contre Vi2
R3 R4
réaction négative car, si la saturation continue, 500Ω 250Ω
D1
VCE diminue, donc VBE=VCE+VD diminue aussi, ce D2
Q5
qui diminue la conduction du transistor. VCE
reste voisin de 0.4V, on empêche ainsi le
transistor de se saturer, cela évite le stockage
des charges dans la base et de ce fait, on
Fig. 1.17 : Porte Schottky 74S00
diminue le temps de commutation.
L'emploi des diodes et des transistors Schottky a donné naissance à la série TTL-S dont la porte
élémentaire est illustrée sur la figure. Elle a un temps de propagation de seulement 3 ns, mais
l'utilisation de résistances de faibles valeurs porte la consommation à 23 mW.
La structure (R3, R4,Q5) dite LSD (Limited Saturation device) limite le courant de base de Q6 pour
en accélérer la commutation. En effet le courant qui arrive de Q2 se partage entre Q5 et Q6, en effet
si IB6 ↑ ⇒ VB6 ↑ ⇒ IB5 ↑ ⇒ IC5 ↑ ⇒ IB6 ↓ C'est une sorte de contre réaction négative.
1.5.16 Variante TTL Low Pwer Schottky ou TTL-LS

Pour régler le problème de consommation de la
Vcc=5V
technologie TTL S, on effectue un mixage avec le
principe de la basse consommation des TTL L. Le R1 R2 R3
résultat est la technologie TTL LS qui joue "sur 20K 8K 120Ω
les deux tableaux" de la consommation et de la Q3

vitesse. La structure correspondante est
Q4
illustrée sur la figure Fig. 1.18. On remarquera
D1
une complexité accrue de la structure. Cette Vi1 R7 4k
technologie restait cependant jusqu’à il y a Q1
encore peu de temps la TTL la plus utilisée. Vi2
R4 Vo
D2
Notons que des versions de cette porte avec Q5
12k
un transistor Schottky multiémetteur à l'entrée R5 R6
D4 1.5k 3k
existent. D3
Cette série améliore considérablement les Q2
caractéristiques de la série TTL-Standard, pour

un même temps de propagation (10 ns), elle ne
consomme que 2mW.
Fig. 1.18 : Porte Nand 74LS00
La caractéristique de transfert est illustrée sur la figures D1 et D2 (du constructeur) et la

variation de la tension de sortie en fonction du courant de sortie est illustrée sur les figures D3 et D5.
Voici les valeurs typiques des courant de la famille TTL LS :

IILmax = 0.4 mA IOLmax = 8 mA ⇒ Sortance = 20
IIHmax = 20 µA ICCHtyp = 0.8mA ICCLtyp = 2.4 mA
Remarque : IOHmax n'est en général pas précisé, d'après la courbe D5 du constructeur, On peut adopter
une valeur de 25 mA pour IOHmax
1.5.17 Variantes TTL avancée AS et ALS

Dérivées des technologies présentées précédemment, les technologies avancées Advanced Schottky
et Advanced low power Schottky (A pour advanced) mettent en oeuvre les progrès récent (fin des
années 80) en matière de circuits intégrés bipolaires.
1.5.18 Variante TTL-F ou TTL Fast

Dans le souci toujours plus marqué de favoriser la rapidité des composants (toujours plus vite !), la
technologie F (F pour fast) apporte sa contribution par l’emploi de transistors bipolaires plus rapides
que la série S avec une consommation 5 fois plus faible environ.
1.5.19 Performances typiques de la technologie bipolaire
74 74LS 74S 74AS 74ALS 74F 74H 74L

Tp (ns) 10 9.5 3 1.5 4 3.7 6 33
Pd (mW) 10 2 19 8.5 1 5.5 22 1
IOLmax (mA) 16 8 20 8 8 20 20 3.6
IIHmax (µA) 40 20 50 20 20 20 50 10
IILmax (mA) 1.6 0.4 2 0.5 0.2 0.6 2 0.18
Icch(typ, mA) 1 0.2 2.5 0.125 0.5 1.9 2.5 0.11
Iccl(typ, mA) 3 0.8 5 0.375 1.5 6.8 6.5 0.29
Fmax (Mhz) 35 40 125 200 70 125 50 3
1.5.20 Caractéristiques de sortie de quelque famille TTL
VOH(V)
2
S AS
STD
1 LS
ALS
IOH(mA)
0 5 10 15
Fig. 1.19 : Tension de sortie VOH en fonction du courant de sortie IOH
VOL(V)
STD
4
ALS
3
LS
S
2
1 AS
IOL(mA)
0 50 100 150
Fig. 1.20 : Tension de sortie VOL en fonction du courant de sortie IOL

1.6 LES FAMILLES CMOS (COMPLEMENTARY MOS)

La famille CMOS présente la caractéristique que chaque étage est constitué d'un MOSFET canal n
et d'un MOSFET canal p. Cette famille aussi est constituée de plusieurs séries :
• Serie 4000 ou série C : CMOS standard (l'ancètre)
• AC : advanced CMOS
• ACT : advanced CMOS compatible TTL
• HC : High-Speed CMOS Logic
• HCT : High-Speed CMOS Logic compatible TTL
• AHC : Advanced High-Speed CMOS Logic
• AHCT : Advances High-Speed CMOS Logic compatible TTL
• BCT : BiCMOS technology
• ABT : Advanced BiCMOS
• LV : Low Voltage HCMOS Technology
• LVC : Low Voltage CMOS
• ALVC : Advanced Low Voltage CMOS
• LVT : Low Voltage Technology
• ALVT : Advanced Low Voltage Technology
• ALB : Advanced Low voltage BiCMOS
• CBTLV : Low Voltage Bus Switches (Crossbar technology)
1.6.1 Série 4000

Nous allons commencer par étudier la série 4000, c'est la série qui est apparue la première. A titre
d'exemple le circuit CD4011B est la référence du boîtier contenant 4 portes Nand à deux entrées. Le
suffixe B indique que les portes comportent un buffer en sortie, nous y reviendrons plus tard dans ce
document.
La figure Fig. 1.21 rappelle les conditions de conduction et de blocage des MOS-FET à
enrichissement utilisés.
Canal n Canal p
I D ID
D D
G B G B
V GB
S
V GB S
VTH =1V VTH = -1V
V GS < VTH OFF V GS > VTH OFF

V GS >> VTH ON V GS << VTH ON
Fig. 1.21 : Caractéristiques d'un MOS à enrichissement
1.6.1.1 Alimentation
Les circuits de la famille CMOS ne sont pas forcément alimentés entre une tension positive fixe et
la masse comme c'est le cas de la famille TTL, ils peuvent être alimentés entre une tension VDD et VSS
quelconques en respectant les limites suivantes 3V < VDD-VSS < 18V. Les niveaux logiques haut et bas
seront définis ultérieurement avec plus de précision mais on peut déjà dire que VOH ≈ VDD et VOL ≈ VSS.
1.6.1.2 Température de fonctionnement

La plage de température de fonctionnement est :
[-40 , 85]°C pour la série commerciale
[-55,125]°C pour la série militaire.
1.6.1.3 Porte élémentaire de la famille CMOS

V DD
C'est l'inverseur représenté sur la figure Fig. 1.22
• Vi = "L" = Vss ⇒
VGS1 = - (VDD-VSS) < -3V ⇒ Q1 Conducteur Q1
VGS2 ≈ 0 ⇒ Q2 Bloqué
V i V o
Vo = VOH = VDD
Q2
• Vi = "H" = VDD ⇒
VGS1 ≈ 0 ⇒ Q1 Bloqué
VGS2 = (VDD-VSS) > 3V ⇒ Q2 Conducteur V SS
Fig. 1.22 : Inverseur CMOS

Vo = VOL = VSS
1.6.1.4 Caractéristique de transfert

Vo
La tension de transition des circuits CMOS est de l'ordre
Vdd avec buffer
V + VSS
de VT = DD . Le circuit CMOS que nous venons de voir
2
ne possède pas un gain très élevé, par conséquent, la sans buffer
caractéristique de transfert n'est pas très raide dans la
région de transition (Erreur ! Source du renvoi
introuvable.). Des versions "bufferisées" sont disponibles, Vi
sur ces circuits, on a rajouté un amplificateur (buffer) à deux Vss
étage à la sortie (Fig. 1.23), l'amplification dans la région de VT
transition passe de ≈15 (sans buffer) à ≈2500 (avec buffer).
Si les portes sans buffer ont une caractéristique de

transfert non idéale ce qui diminue leur immunité au VDD
bruit, elles ont l'avantage d'avoir un meilleur temps de
Buffer
propagation puisque constituées d'un seul étage. Un autre
avantage de ces portes, est que si on les utilise en
linéaire pour réaliser des amplificateurs ou des Q1
oscillateurs, la faiblesse du gain se manifeste par une
stabilité accrue et des signaux de sortie plus "propres." Vi Vo
1.6.1.5 Portes NAND et NOR

Q2
On obtient les deux portes de base NAND et NOR en
connectant les transistors MOS-FET soit en série soit en
parallèle. Pour la porte NAND (fig. 3.19a), il suffit qu'une
entrée soit "L" pour que la sortie soit "H" car Q1 et Q2
en // ≡ 'OU'. Pour que la sortie soit "L" il faut que les VSS
deux entrées soient "H" car Q3 et Q4 en série ≡ 'ET'. Fig. 1.23 : Inverseur CMOS avec Buffer
Pour la porte NOR (fig. 3.19b), il suffit qu'une entrée soit
"H" pour que la sortie soit "L" et il faut que les deux entrées soit "L" pour que la sortie soit "H".
VDD VDD
Q1
Vi1
Vi1 Q1 Q2
Vo Q2
Vi2
Vi2
Q3 Vo
Q3 Q4
Q4
VSS VSS
Fig. 1.24 : Porte NAND CMOS Fig. 1.25 : Porte NOR CMOS
1.6.2 Porte analogique
Q2
VDD Vdd
Vea
VSS 14 13 12 11 10 9 8
Vsa
VDD
Q1
1 2 3 4 5 6 7
VSS Vss
Fig. 1.26 : Porte analogique Fig. 1.27 : Boîtier 4016
Cet interrupteur analogique commandé par un signal logique n'est pas réellement un circuit logique,
Je l'ai quand même cité dans ce chapitre car je n'aurai pas l'occasion de le faire dans un autre cours.
1.6.2.1 Niveaux logiques à l'entrée

On a vu sur la caractéristique de transfert que le seuil de basculement se situe vers la moitié de la
tension d'alimentation, cette valeur n'est pas tout à fait exacte et le basculement peut se faire un
peut avant ou un peut après selon les portes et Vo
selon la température de fonctionnement. Pour la
porte NAND par exemple le seuil de VDD
basculement peut ne pas être le même si les
deux entrées sont reliées ou si une entrée est à
l'état haut et on considère l'autre entrée.
On va définir une zone de basculement
(sécurité) autour de cette tension de
VSS
basculement idéale, ce qui définit les valeurs VSS VILmax
Vi
VT VIHmin VDD
limites des tensions d'entrée VIL et VIH. On
ΔVI ΔV I
garantit alors que ∀ les conditions de
fonctionnement, Fig. 1.28 : Zone de basculement d'une porte CMOS
• Vi < VILmax ⇒ Vo = VOH
• Vi > VIHmin ⇒ Vo = VOL
Les plages constituant le niveau bas et le niveau haut sont données par :
• Porte sans buffer : ΔVI = 20% de Us
• Porte avec buffer: ΔVI = 30% de Us
exercice : On dispose d'une porte bufferisée alimentée entre VDD=+10V et VSS=–5V, donner les valeur
de VT , VILmax et VIHmin . Même chose pour VDD=+7V et VSS=–7V
1.6.2.2 Niveaux logiques à la sortie

Pour ce qui concerne la tension de sortie, elle varie beaucoup avec la charge comme on peut le voir
sur les courbes de la figure Fig. 1.29.
Dans le cas où ¦Io¦ est inférieur à 1µA (fonction normal), on a ∀ les conditions :
VOLmax = VSS + 0.05V VOHmin = VDD-0.05V
Pour une valeur de ¦Io¦ allant jusqu'à 0.5 mA, Le constructeur garantit que la DEVIATION DE
SORTIE reste inférieure à 10%US.
ΔVO = VDD - VOH = VOL – VSS < 10%Us .
Dans le cas de charges donnant lieu à des courants supérieurs à 0.5 mA, il faut se référer aux
courbes de sorties (Fig. 1.29). Remarquons que la caractéristique de sortie d'une porte CMOS n'est
rien d'autre que la caractéristique ID = f(VDS) d'un transistor MOS, à la petite différence près qu'on a
VOH = VDD-VDS.
Vdd=5v Vss=masse
VOH VOL
5 5 125° 25° -55°
4 4
-55°
3 3
2 125° 25° 2
1 1
IOH IOL
mA mA
1 2 3 4 5 6 7 8 1 2 3 4 5
Fig. 1.29 : Caractéristique de sortie d'une porte CMOS
1.6.2.3 Immunité au bruit

L'immunité au bruit est : ΔVn = VILmax - VOLmax = ΔVI - ΔVO
Dans les conditions de charge normales (utilisation de circuits de la même famille), l'immunité au
bruit est bien meilleure que celle de la TTL. On a vu que dans ces conditions, la tension de sortie est
voisine de la tension d'alimentation (déviation de 0.05V) et la tension de basculement de l'ordre de
US/2, ce qui donne une immunité au bruit à peine plus faible que US/2. On peut donc garantir sans
problème une immunité au bruit de :
• Porte sans buffer : ΔVN = 20% de Us
• Porte avec buffer: ΔVN = 30% de Us
La différence par rapport à la TTL est que ici, on
peut améliorer l'immunité au bruit on augmentant la t p(ns)
valeur de la tension d'alimentation. 200
T=25°C
1.6.2.4 Temps de propagation 5V

Le temps de propagation tp en CMOS dépend 100
10V
fortement de la tension d'alimentation et de la

capacité de charge CL et de la température, comme le 15V
montre la figure Fig. 1.30. C L(pF)
100 200
Fig. 1.30 : Variation du temp de propagation
1.6.2.5 Consommation
La puissance statique P(mw)
consommée est quasiment
Vo 1.5
nulle, car, que la porte soit à
l'état haut ou à l'état bas, un
1
des deux transistors
constituant un étage est
bloqué, il n'y a donc pas de Idd
0.5
courant absorbé par la porte.
Vi
(IDD < 4µA). f(Hz)
Quand la tension d'entrée Us 1k 10k 100k 1M

est voisine de la moitié de la 2
tension d'alimentation, on Fig. 1.31 : Consommation dynamique d'une porte CMOS
est dans la zone de
transition, les deux transistors sont conducteurs, (un est entrain de se bloquer, l'autre de se
débloquer) un courant circule alors et on dit que les circuits CMOS consomment pendant les transitions
ou ont une consommation dynamique. La figure Fig. 1.31 montre la variation du courant consommé lors
d'une transition et la variation de la consommation avec la fréquence d'un boîtier contenant 4 portes
NAND . Notons que la consommation dynamique d'une porte CMOS varie fortement avec la capacité de
charge CL puisque celle ci est chargée ou déchargée à chaque transition.
1.6.2.6 Sortance
Si des sorties CMOS sont connectées à des entrées CMOS, il n'y a alors pratiquement aucune
charge de sortie en courant continue, la sortance n'est donc pas limitée par cet aspect mais surtout
par la capacité de charge qui ne doit pas dépasser 1 nF. Puisque chaque entrée a une capacité max. de
7.5 pF, on obtient une sortance de 133. Mais sachant que la capacité de charge agit fortement sur le
temps de propagation et sur la consommation dynamique, il est conseillé de ne pas dépasser une
sortance de 50.
1.6.3 Série High speed CMOS : HC, HCT, AHC et AHCT

Les circuits sont les même que ceux de la CMOS sauf que les transistors sont à grille silicium et la
technologie de fabrication plus avancée (autoalignement de source et de drain, implantation ionique)
permet d'obtenir une longueur de canal et une capacité de grille plus faibles d'où une augmentation de
la vitesse de commutation.
On obtient ainsi des circuits ayant les caractéristique P
dynamique de la TTL-LS et les avantages de la CMOS en terme
TTL-LS
de consommation et d'immunité au bruit.
Ceci dit, au voisinage de la fréquence maximum, (Fig. 1.32) la
consommation devient comparable à celle de la TTL-LS. Cependant
HC
dans un système numérique, seulement une fraction des portes
fonctionnent à la fréquence d'horloge, donc un gain significatif en f
consommation peut être réalisé.
Fig. 1.32 : Consommation de la TTL-LS
L'immunité au bruit est meilleure que celle de la TTL-LS, elle et de la HC
est de l'ordre de 0.4V pour cette dernière alors qu'elle est de
l'ordre de 1V pour la HC alimentée sous 5V.
Pour la sortance, elle
n'est limitée que par la
VOH VOL
5 5
capacité de charge qui Vdd=5v
s'accumule et peut 4 Vss=masse 4
détériorer les 3 T=25°C 3
performances dynamiques.
2 2
Notons qu'une sortie HC
normale peut piloter 1 1
jusqu'à 10 portes TTL-LS. IOH IOL
mA mA
Si on observe les courbes 10 20 30 40 50 10 20 30 40 50
de la figure Fig. 1.33, on Fig. 1.33 : Tension de sortie en fonction de la charge d'une porte HCMOS
remarque qu'on peut même
piloter jusqu'à 10 entrées TTL standard ou 20 entrés TTL-LS.
La famille CMOS rapide est constituée de la série HC dont l'alimentation peut aller de 2V à 6V et la
série HCT qui est compatible TTL. Les série avancées AHC et AHCT ont des performances accrues.
La référence commerciale des circuits HCMOS est similaire à celle de la famille TTL avec laquelle
les circuits sont interchangeables pin par pin. Le circuit 74HC00 ainsi que le circuit 74HCT00 ont
exactement le même brochage que le circuit 74LS00.
1.6.4 Caractéristiques typiques des technologies CMOS et HCMOS

SERIE Vcc (V) VILMAX VIHMin VT Tp ns
4000B 3 - 15 Vss+30%Vcc Vdd-30%Vcc Vcc/2 40 (1)
2 0.3 1.5 1.4 45
HC 4.6 0.9 3.15 2.25 9
6 1.2 4.2 3 8
AHC 8/5.2(3.3/5V)
HCT 4.5 .. 5.5 0.8 2 1.4 11(4.5V)
AHCT 5.5(5V)
3 0.9 2.1 1.5 6.25(3.3V)
AC 4.5 1.35 3.15 3.25 5.25(5V)
5.5 1.65 3.85 2.75
ACT 4.5 .. 5.5 0.8 2 1.4 4.75
(1) CL = 100pF, Vcc=15V
1.6.5 La Technologie BiCMOS : BCT et ABT

La technologie BCT (BiCMOS technology) combine les avantages de la technologie bipolaire et de la
technologie CMOS. L'étage d'entrée est constitué essentiellement de transistor MOS et l'étage de
sortie de transistors bipolaires.
Grâce à ses performances accrues, la technologie ABT (Advanced BiCMOS) remplace la famille BCT.
Vcc Vcc
D1 D1
chute de
tension R1
R2
Q1
Q2
p Q3
Vi M1
Vo
n contre
inverseur
d'entrée réaction
Fig. 1.34 : étage d'entrée BiCMOS simplifié Fig. 1.35 : étage de sortie BiCMOS simplifié
La technologie BiCMOS regroupe les avantages de faible consommation et de fort taux

d'intégration de la technologie CMOS et de vitesse et de "driving" élevés de la technologie bipolaire.
Les performances typiques sont :
tp ≈ 2-3 ns ICCmax/100MHz ≈ 35 mA IOL ≈ 64 mA IOH ≈ 32 mA
1.6.5.1 Considérations sur la consommation

Il y a deux aspects de base à considérer pour le calcul de la puissance consommée par un circuit
logique, la puissance statique et la puissance dynamique.
La puissance statique est calculée en utilisant la valeur du courant Icc fourni dans la fiche technique
qui correspond au courant consommé par le circuit non chargé
La puissance dynamique est due à la charge et à la
décharge des capacités internes et des capacités de I CC (mA)
180
charge externes. C'est cette puissance dynamique qui 160
représente la majeure partie de la puissance 140
advanced Bipolar
consommée. La figure Fig. 1.36 illustre la variation de 120
cette puissance en fonction de la fréquence pour les 100
trois technologies. 80
60 advanced CMOS
L'utilisation des transistors bipolaires dans l'étage 40
de sortie présente un double avantage. Premièrement, la
20
dynamique de la tension de sortie U=VOH - VOL est plus advanced BiCMOC
f (MHz)
faible que celle de la CMOS ce qui réduit la 20 40 60 80 100
consommation dynamique due à la capacité de charge Fig. 1.36 : Icc en fonction de la fréquence
2
Wdyn = CL U f
Deuxièmement, le transistor bipolaire a la propriété de passer à l'état bloqué d'une façon plus
efficace que le transistor MOS, ceci réduit le courant de fuite qui passe de Vcc à la masse pendant le
basculement. La combinaison de ces deux propriétés réduit la consommation de puissance en haute
fréquence.
1.6.5.2 Caractéristique d'entrée

Les circuits de la famille ABT sont conçus pour être compatibles avec la famille TTL. Le seuil de
basculement en entrée se situe entre 0.8V et 2 V, il est typiquement de 1.5V. L'étage d'entrée est
constitué d'un inverseur CMOS (Fig. 1.34) pour réduire le courant et la capacité d'entrée afin de
minimiser la charge globale du Bus qui distribue les signaux à tout les circuit d'un système numérique.
Avec cet étage d'entrée CMOS, la tension de basculement serait de Vcc/2=2.5V, pour la ramener à
1.5V, on utilise un circuit de chute de tension (D1 et Q1) pour abaisser la tension d'alimentation de
l'étage d'entrée.
1.6.5.3 Caractéristique de sortie

La figure Fig. 1.34 montre un schéma simplifié de l'étage de sortie de la famille ABT. Son
fonctionnement et très similaire à celui de la famille TTL.
• Si le transistor M1 est conducteur, le courant à travers R1 et M1 fait conduire Q4 et engendre un
niveau bas à la sortie. En même temps, la tension sur la base de Q2 est suffisamment faible pour que
le Darlington soit bloqué.
• Si M1 est bloqué, Q4 l'est aussi. Le Darlington conduit à l'aide du courant de R1 et engendre un
niveau haut en sortie. La résistance R2 limite le courant de sortie IOH .
La diode D1 évite le retour du courant vers Vcc dans le cas d'applications avec mise hors tension
partielle de sous-ensemble de circuits.
En plus de la réduction de l'excursion de la tension de sortie ce qui diminue la consommation

dynamique, l'utilisation de transistors bipolaires dans l'étage de sortie augmente le "driving capability"
des circuits qui peuvent ainsi fournir un courant de sortie important sans une dégradation notable de la
tension de sortie. La figure Fig. 1.37 donne les caractéristiques de sortie pour l'état bas et l'état
haut.
VOL (V) VOH (V)

6
0.8 5
0.6 4
3
0.4
2
0.2 1
I OL(mA) I OH (mA)
0 20 40 60 80 100 120 140 -100 -80 -60 -40 -20 0
Fig. 1.37 : caractéristiques de sortie typiques de la famille ABT
Les valeurs typiques de IOL est de 64 mA et celle IOH est de 32 mA. Cependant d'après les courbes
de la figure Fig. 1.37, on voit que la technologie ABT peut fournir jusqu'à 80 mA pour les deux
courants.
1.6.6 Familles Low voltage

LV : Low Voltage HCMOS Technology
LVC : Low Voltage CMOS
ALVC : Advanced Low Voltage CMOS
LVT : Low Voltage Technology
ALVT : Advanced Low Voltage Technology
ALB : Advanced Low voltage BiCMOS
CBTLV : Low Voltage Bus Switches (Crossbar technology)
La tension de 5 V a longtemps été adoptée comme standard d'alimentation des circuits logiques.
Ceci a été dicté par le fait que les transistors multiémetteurs utilisés sur les familles bipolaires
avaient une tension d'avalanche de 5.5 V. Depuis, plusieurs raisons font que la demande pour une
alimentation plus faible ne cesse d'augmenter :
• Pour diminuer les temps de propagation internes des circuits, les dimensions des transistors on été
très fortement réduite grâce aux nouvelles techniques de fabrication des circuits intégrés. La
tension d'alimentation de 5V produit des champs assez forts, qui à la longue, fatigue les composants
et augmente le risque de claquage des oxydes dans les transistor MOS.
• L'utilisation des CI dans la fabrication d'équipements portables alimentés sur pile nécessite
l'utilisation de circuits à faible consommation, celle ci peut être réduite en diminuant la valeur de la
tension d'alimentation. La consommation en puissance dépend linéairement de la fréquence et de la
capacité de charge, et varie comme le carré de la tension d'alimentation (Wdyn ≈ CL Vcc2 f).
• Une faible tension d'alimentation diminue la chaleur dissipée par le circuits ce qui facilite la
conception de circuits et de systèmes à forte densité de composants tout en améliorant leur
sécurité et leur durée de vie.
Les familles HC, AHC, et AC permettaient déjà l'utilisation d'une tension d'alimentation inférieure
à 5V (jusqu'à 2V pour HC et AHC et 3 V pour AC). Mais la diminution de Vcc diminue la vitesse de ces
circuit et leur driving capability . Le tableau ci-dessous illustre cette constatation.
HC245 AHC245 AC245

Vcc=4.5V Vcc=2V Vcc=4.5V Vcc=3.3 V Vcc=4.5V Vcc=3.3 V
TPLH type 15 ns 40 ns 5.5 ns 8.3 ns 3.5 ns 5 ns
TPHL type 26 ns 130 ns 8.5 ns 13.5 ns 7 ns 9 ns
IOH max -6 mA -20 µA -8 mA -4 mA -24 mA -12 mA
IOL max 6 mA 20 µA 8 mA 24 mA 12 mA
(TPLH type ≡ VOH spécifiée jusqu'à)
Il était donc nécessaire de développer de nouvelles familles logiques offrant de meilleures

performances en dépit d'une faible tension d'alimentation.
1.6.6.1 Caractéristiques typiques

Les circuits des familles LV, LVC, ALVC, LVT et ALB ont été développé pour une tension
d'alimentation typique de 3.3 V. Ce sont des améliorations des familles HC, AC et ABT, elles ont donc
une structure interne très voisine.
LV LVC ALVC LVT ALB

Famille (5V) HC AC ≈ AC BCT & ABT -
correspondante
Procédé CMOS 2.0 µm CMOS 0.8 µm CMOS 0.6 µm BiCMOS 0.8µm BiCMOS 0.6µm
Vcc min 2V 2.7 V 2.3 V 2.7 V 3.0 V
Input 9 9 9 9 9
TTL-compatible
Input accepte 9 9
TTL 5V
Output 9 9 9 9 9
TTL-compatible
Vcc 2.7V .. 5.5V 2.7V .. 3.6V 2.3V .. 3.6V 2.3V .. 3.6V 3.0V .. 3.6V
Input threshold Vcc/2 Vcc/2 Vcc/2 1.4V None
voltage Typ. = 1.65V Typ. = 1.65V Typ. = 1.65V
Output VOH Vcc Vcc Vcc Vcc Vi-0.2V
Voltage VOL 0V 0V 0V 0V Vi+0.2V
Output IOH -8 mA -24 mA -24 mA -32 mA -25 mA
Curent IOL 8 mA 24 mA 24 mA 64 mA 25 mA
Maximum ICCH 20 µA 20 µA 40 µA 190 µA 5.6mA/buffer
Static ICCL 20µA 20 µA 40 µA 5 mA 5.6mA/buffer
Curent ICCZ 20 µA 20 µA 40 µA 190 µA 0.8 mA
Propagat. Typ. 9.0 ns 4.0 ns 2.2 ns 2.4 ns
Delay Max 14.0 ns 6.5 ns 4.0 ns 3.9 ns
Pour plus d'information voir : "Design Considerations for logic products SDYAE01" de Texas.
1.6.7 Positions comparées des familles logiques
64 5V
ALVT LVT BCT
ABT 3.3V
74F
56
48
40
32
24 ALB ALVC LVC AC/ACT
16
AC
8 AHC LV HC/HCT
AHCT AHC
CBT
5 10 15 20 25 ns
2 CIRCUITS COMBINATOIRES USUELS

2.1 LES MULTIPLEXEURS
2.1.1 Choix d'une voie (entrée) parmi N
E0 Pour choisir une voie parmi N, il faut n entrées d'adressage avec la

E1
S relation 2n ≥ N .
A chaque instant la sortie S est égale (connectée) à l'entrée E
E N-1
"pointée" par le mot adresse An-1 ... A1A0.
1 MXR 1/4 a 4 entrées + 2 entrées d'adresse
1 MXR 1/8 a 8 entrées + 3 entrées d'adresse
A0 A1 An-1 1 MXR 1/10 a 10 entrées + 4 entrées d'adresse
Fig. 2.1 : Multiplexeur 1 parmi N (1/N) 1 MXR 1/16 a 16 entrées + 4 entrées d'adresse
Exemple : Multiplexeur 1 parmi 4 (1/4)

Faisons la synthèse d'un multiplexeur à 4 entrées E0, E1, E2 et E3. et 2 entrées adresse A0 et A1 .
L'expression logique de la sortie est :
S = E0 A0 A1 + E1 A0 A1 + E2 A0 A1 + E3 A0 A1 ⇒ (Fig. 2.2a)
Pour réaliser des multiplexeurs qui ont un grand nombre d'entrées, on peut utiliser de "petits"
multiplexeurs montés en pyramide. (Fig. 2.2b)
E0
E1 1/4
E 0 E2
E3
E 1 E4
E5 1/4
E6
E7
E S
2 1/4
E8 S
E9 1/4
E 3 E 10
E 11
E 12
E 13 1/4
E 14
E 15
A 1 A
0 A0 A1 A2 A3
Fig. 2.2 (a) : Multiplexeur 1 parmi 4 (b) : Multiplexeur 1 parmi 16
2.1.2 Choix d'un mot parmi N

Il s'agit d'un multiplexeur plus élaboré qu'on appelle sélecteur de donné, qui permet de choisir un
mot de n bits parmi N mots tous de la même taille (n bits).
Là aussi on va utiliser des multiplexeurs classiques montés de façon adéquate.
La figure Fig. 2.3 montre un sélecteur qui permet de choisir un mot parmi 4 mots de 8 bits, et la
figure Fig. 2.4 montre un sélecteur qui permet de choisir un mot parmi 8 mots de 4 bits.
D'une manière générale, pour choisir un mot de M bits parmi N mots, il faut M multiplexeurs
permettant de choisir une entrée parmi N. Chaque multiplexeur a n bits d'adresse tels que 2n ≥ N.
S7
S6
S5
S4
7
S3
6 S2
5 S1
4
S0
3
A7 2
A6 1
A5 0
B7 A4
B6 A3
B5 A2
C7 B4 A1
C6 B3 A0
C5
MXR 1/4
B2
D7 C4 B1
D6 C3 B0
D5 C2
D
A 43 C1
D3 C0
D2
D1
D
A 03
A0
A1
Fig. 2.3 : Sélecteur de données, 1 mot de 8 bits parmi 4 mots
S3
S2
S1
S0
3
2
1
0
A3
A2
A1
B3 A0
B2
B1
C3 B0
C2
C1
D3 C0
D2
D1
MXR 1/8
E3 D
A 03
E2
E1
F3 E0
F2
F1
G3 F0
G2
G1
H3 G0
H2
H1
H
A 03
A0
A1
A2
Fig. 2.4 : Sélecteur de données, 1 mot de 4 bits parmi 8 mots

2.1.3 Exemple de multiplexeur du commerce

E 15
E0
E1 S
Le 74 LS 151 est un multiplexeur E
E
14
13
E2 en technologie TTL-LS. Il permet E 12 74LS151

S
de choisir une entrés parmi 8. Il
E3 74LS151 E 11
S
E4 E 10
E5 a deux sorties, une sortie E 9
E6 E
normale plus une sortie inversée. E
8
E7
S
Il dispose aussi d'une entrée de
E A2 A1 A0 Validation E, E="0" ⇒
E
multiplexeur normal, E="1" ⇒
7
Fig. 2.6 : MXR 1/8 du E 6
commerce sortie ="0" ∀ l'état des entrées E

E
5
et des adresses
4
E 3
S
E 2
E 1
E 0 E
2.2 LES DEMULTIPLEXEURS A3A 2 A 1 A 0
S0 Le démultiplexeur est le Fig. 2.5 : Multiplexeur 1/16 utilisant deux 74LS151

circuit complémentaire
S1
E
SN du multiplexeur. Il a une entrée et plusieurs sorties ainsi qu'un certain

nombre d'entrées d'adresse. La sortie "pointée" par l'adresse est
A n A 1 A 0
connectée à l'entrée. Les autres sorties peuvent être soit à l'état bas soit
Fig. 2.7 : Démultiplexeur à l'état haut.
2.2.1 Démultiplexeur 1 parmi 4

On se propose de réaliser un démultiplexeur à 4 sortie S3, S2, S1, S0 , une entre E et deux bits
d'adresse A0, A1. Les sorties non sélectionnées sont à l'état bas.
A1 A0 S3 S2 S1 S0 S0 = EA 1 A 0
0 0 0 0 0 E S1 = EA 1A 0
0 1 0 0 E 0
S2 = EA 1 A 0
1 0 0 E 0 0 S3 = EA 1A 0
1 1 E 0 0 0
E E E
S0 S0 S0
S1 S1 S1
S2 S2 S2
S3 S3 S3
A1 A0 A1 A0 G A1 A0
(a) : démultiplexeur 1/4 (b) : démultiplexeur 1/ 4 avec entrée de (c) : démultiplexeur 1/4 avec entrées
validation G non sélectionnées = "H"
Fig. 2.8 : variantes de démuliplexeur

Le schéma de Fig. 2.8b montre un démultiplexeur avec entrée de validation, G=0 ⇒ toutes les sortie
sont "L' ∀ l'état de E et des adresses. G=1 ⇒ Le circuit fonctionne en démultiplexeur normal.
Etudions maintenant un DMXR 1/4 dont les sorties non sélectionnées sont à l'état haut. Si on rajoute
des inverseurs à la sortie du DMXR de Fig. 2.8a (ce qui revient à remplacer les AND par des NAND),
les sorties sont sélectionnées sont "H" mais la sortie sélectionnée est égale au complément de E, il faut
donc inverser l'entrée aussi. On obtient le DMXR de la figure Fig. 2.8c
2.2.2 Les décodeurs

Les décodeurs sont des démultiplexeurs particulier. La sortie sélectionnée est à l'état bas, les
autres sont à l'état haut. On peut utiliser le circuit de Fig. 2.8a et on relie E à la masse ce qui revient
à supprimer cette entrée et on obtient le schéma de Fig. 2.9b
S0 S0
S1 S1
S2 S2
S3 S 3
A1 A0 A1 A0
(a) (b)
Fig. 2.9 : Décodeur
2.2.3 Exemple de démultiplexeur du commerce
Le 74LS139 est un décodeur démultiplexeur 1 parmi 4. Son schéma est le même que celui de Fig.
2.8c. Il peut être utilisé en décodeur ou en démultiplexeur. En décodeur l'entrée E est considérée
comme une entrée de validation, E=0 ⇒ fonctionnement en décodeur. E = 1 ⇒ circuit inhibé, toutes les
sorties sont "H".
S0
S1
S2
Le 74154 est décodeur / démultiplexeur 1/16 avec 4 bits
G0 S3 d'adresse et deux entrées qui servent de validation ou d'entrée
S4
G1
S5 logique dans le cas d'utilisation en démultiplexeur.
S6
74154 S7 Le fonctionne en décodeur est obtenu pour G0=G1= "L".
S8
S9 Le fonctionnement en démultiplexeur est obtenu en prenant une
S 10
S 11 des deux entrées G comme entrée logique, l'autre entrée étant à
S 12
S 13 la masse.
S 14
S 15 Dans le cas G0 = G1 = "H", toutes les sorties sont "H".
A3 A0 A2 A 1
Fig. 2.10 : Décodeur/démultiplexeur 1/16

2.3 LES COMPARATEURS
a0 Les comparateurs Logiques dits aussi circuits d'identification

permettent de tester l'égalité de deux nombres. A = B ⇒ S=1, A ≠ B ⇒
a1
an
S S=0.
b0 Deux nombre A = an...a1a0 et B = bn ... b1b0 sont égaux si tous les bits du
b1
même poids sont égaux.
bn
Etudions un circuit de comparaison entre deux bits :
Fig. 2.11 : Comparateur ai = bi ⇒ si=1, ai ≠ bi ⇒ si=0.
ai
ai bi 0 1 Si = ai bi + ai bi
Si
0 1 0 = ai + bi bi
1 0 1
Fig. 2.12 : coparateur 2 bits
L'expression logique de la sortie d'un comparateur de deux

a0
mots A et B est donc : So
b0
S = a 0 ⊕ b 0 . a1 ⊕ b1 ... a n ⊕ b n a1 S1
b1
Son schéma est représenté sur Fig. 2.13 S
2.3.1 Comparateurs du commerce an Sn

Le 74LS85 (Fig. 2.14) est un comparateur de deux mots b n
de 4 bits A et B. il peut tester si A=B ou si A<B ou si A>B.
Fig. 2.13 : comparateur 2 mots de n+1 bits
A0
A1
A2
A3 74LS85
B0
B1
B2
B3
A<B A<B
A=B A=B
A>B A>B
Fig. 2.14 : Comparateur 4 bits
Son fonctionnement est illustré dans le tableau ci-dessus :

• A > B Æ OA>B = 1, OA<B = 0, OA=B = 0
• A < B Æ OA<B = 1, OA>B = 0, OA=B = 0
• A = B Æ OA=B est connectée à IA=B , pour les autres voir tableau
Les E/S de cascadage permettent de réaliser des comparateurs de mots de longueur quelconques
sans l'utilisation de circuits supplémentaires (Fig. 2.15).
Le comparateur de poids faible doit avoir IA=B=1, IA>B=0, IA<B=0, Pour les autres, les entrées de
cascadage sont reliées au sorties du comparateur précèdent
A0 A4 An-4
A1 A5 An-3
A2 A6 An-2
A3 A7 An-1
74LS85 74LS85 74LS85
B0 B4 Bn-4
B1 B5 Bn-3
B2 B6 Bn-2
B3 B7 Bn-1
1
IA=B OA=B IA=B OA=B IA=B OA=B
IA>B OA>B IA>B OA>B IA>B OA>B
IA<B OA<B IA<B OA<B IA<B OA<B
0
Fig. 2.15 : Comparaison de deux mots de plus de 4 bits chacun
Le schéma ci-dessous illustre la technique de cascadage parallèle qui permet de réduire le temps de
comparaison. L’exemple montre la comparaison de 2 mots de 24 bits. Le cascadage classique aurait
produit un temps de comparaison de 6 fois le délai d’un comparateur, avec la méthode parallèle on
réduit ce temps à seulement 2 délais.
Fig. 2.16 : Cascadage parallèle

2.4 LES ADDITIONNEURS

2.4.1 Additionneurs à propagation de la retenue
r n-2 r1 ro Quand on additionne "manuellement" deux mots n bits A et B,
on refait n fois l'addition des bit du même poids en faisant
a n-1 a2 a1 ao
attention de ne pas oublier d'inclure dans cette addition le
b n-1 b2 b1 bo + reste de l'addition précédente. Donc la réalisation d'un
additionneur de deux mots revient à cascader des
r n-1 s n-1 s2 s1 so additionneurs 3 bits. Faisons l'étude d'un additionneur
élémentaire de 3 bits.
b i a i r i-1 si ri
biai biai
ri-1 00 01 11 10 ri-1 00 01 11 10
0 0 1 0 1 0 0 0 1 0
1 1 0 1 0 1 0 1 1 1
ri si
Fig. 2.17 : Additionneur élémentaire
( )
si = ri −1 ai bi + ai bi + ri −1 ai bi + ai bi ( )
ri = ai bi + ai bi ri −1 + ai bi ri −1
si = ri −1 ai ⊕ bi + ri −1 ai ⊕ bi
ri = ai bi + ri −1 (ai ⊕ bi )
si = ai ⊕ bi ⊕ ri −1
Pour l'expression de ri, on a fait exprès de ne pas choisir la bi a i r i-1
fonction la plus simple sur la table de Karnaugh afin d'avoir le

terme ai⊕bi en commun avec l'expression de si ce qui permettra
une réalisation plus économique (Fig. 2.18).
La figure Fig. 2.19 montre un additionneur 4 bits. Sur une
machine qui a des registres de 4 bits, si le bit r3 est égal à 1, il
est perdu, il y a dépassement de capacité (overflow). Ce genre
d'additionneur est dit à propagation de la retenue, car chaque
étage doit "attendre" que l'étage précédent "termine" son calcul
pour lui fournir le reste. Plus le nombre de bits est grand plus le
délai de calcul est important, pour cette raison ce genre de
circuit n'est guerre utilisé dans des applications professionnelles.
r i
si
Fig. 2.18 : Additionneur élémentaire
b 3 a 3 b 2 a 2 b 1 a 1 b 0 a 0 re
Σ Σ Σ Σ
r2 r1 r0
r3 s 3 s 2 s 1 s 0
Fig. 2.19 : additionneur de 2 mots de 4 bits

2.4.2 Additionneur à retenue anticipée.

Pour augmenter les performances b3 a 3 b2 a 2 b1 a1 bo ao
de l'additionneur, on calcule à chaque
étage la retenue ri en fonction des ai
bi de tous les étages précédents.
Ceci évite d'attendre que ri-1 qui lui
même n'est élaboré qu'après ri-2
etc... On dit que la retenue est re
anticipée (look-ahead carry). On a
calcul calcul calcul calcul
ainsi un calcul parallèle de toutes les
r3 r2 r1 r0
retenues qui sont calculées toutes en
même temps. La figure Fig. 2.20
montre le schéma symbolique
correspondant. Σ Σ Σ Σ
Revenons à la table de Karnaugh,
l'expression la plus simple de ri est :
r3 s3 s2 s1 so
ri = ai bi +(ai +bi).ri-1
Fig. 2.20 : Schéma de principe d'un additionneur à retenue anticipée
Si on note Gi = ai bi
Pi = ai +bi on a : ri = Gi + Pi .ri-1
Gi est appelé terme de génération de retenue car si ai = bi
= 1, Gi = 1 et on a une retenue indépendamment de ce qui ce
passe sur les étages précédents.
Pi est appelé terme de propagation de la retenue, car s'il est
égal à 1 (ai =1 ou bi=1), la retenue de l'étage précèdent est
propagée.
On détermine aisément l'expression de ri au nivaux de chaque

étage en partant du premier étage. La première retenue
(retenue entrante) injectée dans l'additionneur par un autre Fig. 2.21 : structure du calcul de retenue
additionneur éventuel est notée re.
ro = Go + Po re
r1 = G1 + P1 ro = G1 + P1G0 + P1P0 re
r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re
r3 = G3 + P3 r1 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0 re
Le calcul d'une retenue ri quel que soit son rang nécessite toujours trois étages logiques
2.4.3 Additionneurs du commerce b1 bo a 1 a o re
Le 7482 (Fig. 2.22) est un additionneur à retenue série de deux mots

de 2 bits. Les sommes est les retenues sont calculées d'une façon assez
7482
originale pour en améliorer les performances. re est la retenue entrante,
r0 n'est pas accessible, r1 = retenue de la somme de a1 et b1 est la
retenue sortante, elle sert éventuellement à propager la retenue vers un
r1 s1 s o
autre additionneur.
Fig. 2.22 : additionneur 2 mots
Le 74LS83A est un additionneur à retenue anticipée de deux mots de 4 de 2 bits
bits. Il correspond au schéma de la figure Fig. 2.20.
2.5 UNITE ARITHMETIQUE ET LOGIQUE (ALU)
A B Le schéma de la figure Fig. 2.23 montre un exemple

(74LS382) d'ALU. Les nombres A et B constituent les deux
opérandes. Le nombre C constitue le code de la fonction à
A3 A2 A1 A0 B 3 B 2 B 1 B 0 Re
réaliser. Le nombre S est le résultat de l'opération. Re et Rs
C0
sont les retenues entrante et sortante. OVR indique qu'il y a
C C1
un dépassement. Le tableau ci-dessous résume le
C2 S3 S2 S1 S 0 OVR Rs
fonctionnement de cette ALU.
S
Fig. 2.23 : Unité arithmétique et logique
C2 C1 C0 Opération réalisée
0 0 0 S = 0000
0 0 1 S = B moins A Opérations
0 1 0 S = A moins B
0 1 1 S = A plus B Arithmétiques
1 0 0 S=A+B Opérations
1 0 1 S=A⊕B
1 1 0 S=A.B Logiques
1 1 1 S = 1111
2.6 DECODEURS BCD-7 SEGMENTS

Les afficheurs les plus couramment utilisés pour l'affichage numérique sont les afficheurs sept
segments qui ne sont rien d'autre qu'une association de 7 LEDs disposées comme le montre la figure
Fig. 2.24a. On distingue deux types d'afficheurs, les Anodes communes et les cathodes communes.
a AC
a b c d e f g
f b
g
e c
a b c d e f g
d CC
(a) (b) (c)
(a) : Dispositions des LEDs, (b) : cathode commune, (c) : anode commune
Fig. 2.24 : Afficheur sept segments
Les afficheurs cathode commune se commandent par niveau haut et ceux à anode commune se
commandent par niveau bas.
Les nombres à afficher sont codés en BCD, chaque digit est codé en binaire sur 4 bits. Le rôle du
décodeur BCD-7segment et de générer à partir du code binaire DCBA d'un chiffre, la configuration
adéquate des entrée a, b, c, d, e, f et g de l'afficheur afin d'allumer les LEDs qui forment le chiffre
considéré.
Faisons l'étude d'un décodeur pour afficheurs cathode commune
D C B A Dec a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 1 0 1 1 0 0 0 0
0 0 1 0 2 1 1 0 1 1 0 1
0 0 1 1 3 1 1 1 1 0 0 1
0 1 0 0 4 0 1 1 0 0 1 1
0 1 0 1 5 1 0 1 1 0 1 1
0 1 1 0 6 1 0 1 1 1 1 1
0 1 1 1 7 1 1 1 0 0 0 0
1 0 0 0 8 1 1 1 1 1 1 1
1 0 0 1 9 1 1 1 1 0 1 1
1 0 1 0 10 x x x x x x x
1 0 1 1 11 x x x x x x x
1 1 0 0 12 x x x x x x x
1 1 0 1 13 x x x x x x x
1 1 1 0 14 x x x x x x x
1 1 1 1 15 x x x x x x x
Tableau 2-1 : table de vérité d'une décodeur BCD 7 segment CC
On obtient les expressions

suivantes pour les différents A
segments ce qui donne le décodeur
représenté sur la figure Fig. 2.25. a
B
a = B + D + AC + AC
b = C + AB + AB
C
c = B +A +C
d = D + AB + B C + AC + ABC
b
e = AB + AC D
f = D + C A + AB + C B c
g = AB + BC + B C + D
Les chiffres générés par ce décodeur d

sont :
.
Il parait évident que ce décodeur ne e
doit être utilisé que pour des nombres
d'entrées < 9.
f
On peut étendre l'utilisation de ce
genre de décodeur en affectant des
symboles (caractères) aux
combinaisons d'entrée 10,11,12,13,14 g
et 15.
On peut par exemple étudier un
décodeur BCH-7segment Fig. 2.25 : Décodeur BCD-7segments pour afficheurs CC
(Hexadécimal codé en binaires), ce

décodeur générera les fontes suivantes : .
Le tableau ci-dessous fournit l'état des segments d'un afficheur AA pour les différentes combinaisons
d'entrée.
D C D A Dec a b c d e f g
0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 1 1 1 0 0 1 1 1 1
0 0 1 0 2 0 0 1 0 0 1 0
0 0 1 1 3 0 0 0 0 1 1 0
0 1 0 0 4 1 0 0 1 1 0 0
0 1 0 1 5 0 1 0 0 1 0 0
0 1 1 0 6 0 1 0 0 0 0 0
0 1 1 1 7 0 0 0 1 1 1 1
1 0 0 0 8 0 0 0 0 0 0 0
1 0 0 1 9 0 0 0 0 1 0 0
1 0 1 0 A 0 0 0 1 0 0 0
1 0 1 1 B 1 1 0 0 0 0 0
1 1 0 0 C 0 1 1 0 0 0 1
1 1 0 1 D 1 0 0 0 0 1 0
1 1 1 0 E 0 1 1 0 0 0 0
1 1 1 1 F 0 1 1 1 0 0 0
Tableau 2-2 : table de vérité d'un décodeur BCH-7 segment AA
a =ABC D +ABC D +ABCD +ABC D e =BC D +ABC +AD

b =ABC +ACD +ABC D +ABD f =AC D +ABCD +BC D +ABD
c =ABC D +ACD +BCD g =ABCD +BC D +ABC D
d =ABC D +ABC D +ABC D +ABC
2.6.1 Pilotage des afficheurs

Les LEDs on en général un seuil de conduction VD compris entre 1V et 1.5 V. Les courants nécessaires
pour produire un éclairement correct dépendent des afficheurs. Des précautions doivent être prises
lors du pilotage d'un afficheur 7 segments pour éviter de détruire les LEDs ou le décodeur et pour
garantir un éclairement correct.
Vcd
2.6.2 Pilotage des afficheurs Anode
commune. a g
b
Les afficheurs anodes communes se commandent par niveau
R R R
bas. La configuration de branchement est celle de la figure Décodeur
Fig. 2.26 que ce soit avec des décodeurs à sortie deux états
ou à collecteur ouvert. a
Dans certains cas, les décodeurs sont conçus pour que Vcd
b
puisse être > à la tension d'alimentation Vcc du décodeur et
que les sorties a, b, c, d, e, f et g puissent "encaisser" des
courant IOL plus important que IOLmax prévus pour la famille
g
dont fait partie le décodeur. Si Idn est le courant nominal de
chaque LED et VOLn (≈0.2V) est la tension de sortie du Fig. 2.26 : Pilotage d'un afficheur AC
décodeur correspondant à Idn .
Vcd − VD − VOLn
on a R=
I dn
2.6.3 Pilotage des afficheurs Cathode commune.

Les afficheurs cathode commune se commandent par niveau haut. La façon de piloter ce afficheurs
diffère selon que le décodeur a des sortie 2 états ou des sorties collecteur ouvert. Dans le premier cas
c'est le schéma de la figure Fig. 2.27 qui est utilisé, dans le deuxième, c'est celui de la figure Fig.
2.27.
Pour la commandes avec des sorties 2 états, si Idn est le courant nominal de chaque LED et VOHn est la
tension de sortie "H" du décodeur correspondant à Idn ,
VOHn − VD
on a R= , dans la majorité des cas, cette solution ne permet pas d'avoir le courant
I dn
suffisant pour obtenir un éclairement correcte, on est souvent amené à supprimer les résistances R
(R=0), dans tous les cas il faut faire attention à ce que la puissance consommée par le décodeur ou les
circuits qui le constituent ne dépasse pas la puissance maximum autorisée.
Vcd − VD
Pour le cas de la commande par des sortie OC, R = , là aussi il faut faire attention à la
I dn
puissance, car quand les LED sont éteintes, les transistors de sortie des circuits de commande
Vcd − VOL
"encaissent" les courants R = (VOL≈0.2V). Avec ce type de configuration, on consomme plus
R
quand les afficheurs sont éteints que lorsqu'ils sont allumés.
Vcd
a
Décodeur
R R R
b
Décodeur a
b
g
R R R
g
g b a g b a
Fig. 2.27 : Pilotage d'un afficheur CC Fig. 2.28 : Pilotage d'un afficheur CC avec décodeur à sortie OC
2.6.4 Décodeur BCD-7 segments du commerce

A a A a
N B b N B b
C c C c
D d D d
e e
LT f f
g g
RBI BI
BI/RBO
7446/47/48 7449
Fig. 2.29 : décodeur BCD-7segments 7446/47/48

• 7446, 7447 pour anode commune TYPE Vcd Pd

7446A 30V 320 mW
Ce sont des décodeurs sortie collecteur ouvert à commande par
niveau bas, la tension Vcd d'alimentation des LED peut être 74L46 30V 133 mW
supérieure à la tension d'alimentation Vcc=5v du décodeur. Le
7447A 15V 320 mW
brochage est représenté sur la figure Fig. 2.29 .
74L47 15V 133mW
74LS47 15V 35 mW
• 7448 pour cathode commune
Vcc C'est un décodeur à sortie 2 états à commande par niveau haut. Il est
2K conçu pour attaquer directement les LEDs de l'afficheur sans résistances
extérieures supplémentaires. L'étage de sortie (Fig. 2.30) est doté d'une
sortie résistance de 2K. Ceci en fait un décodeur facile à utiliser mais le courant
de sortie de l'ordre de 2 mA reste assez faible et l'éclairement obtenu sur
la majorité des afficheurs est insuffisant.
Le brochage est le même que celui du 7446/47 (Fig. 2.29).
Les broche LT, RBI et BI/RBO fonctionnent de la même façon sur les
Fig. 2.30 : étage de sortie décodeur 7446,7447 et 7448 :
d'un 7448
• L'entrée LT permet de tester les LEDs de l'afficheur en les allumant tous.

• L'entrée RBI permet d'éteindre l'afficheur quand son contenu est égal à zéro, ceci dans le but de
ne pas afficher les zéros de gauche d'un nombre à plusieurs digits. 00012458 → 12458
RBI 0 N ≠ 0 , il est affiché et RBO = 1
N = 0, l'afficheur est éteint et RBO passe à 0
1 Le nombre d'entrée est affiché, y compris le zéro, RBO = 1.
• La broche BI/RBO peut fonctionner soit en entrée BI (Blanking input) soit en sortie RBO
Le schéma de la figure Fig. 2.31 montre comment connecter les décodeurs pour que les zéros de
gauche ne soient pas affichés.
LT D C B A LT D C B A LT D C B A LT D C B A
RBI RBO RBI RBO RBI RBO RBI RBO
g f e d c b a g f e d c b a g f e d c b a g f e d c b a
Fig. 2.31 : Configuration permettant d'effacer les zéros de gauche avec les décodeur 7446/47/48
• 7449
A a C'est un décodeur (14 broches) sortie collecteur ouvert à commande par
N B b niveau haut. L'alimentation Vcd des lampes doit être égale à l'alimentation Vcc
C
D
c du décodeur. L'entrée BI permet quand elle est "L" d'éteindre l'afficheur ∀
d
e l'état des entrées.
BI f IOLmax = 8 mA (trop faible)
g
Fig. 2.32 : SN7449

3 CIRCUITS SEQUENTIELS USUELS

3.1 LES BASCULES
3.1.1 La Bascule RS
S R Q
0 0 Sans intérêt
0 1 0
1 0 1
1 1 mémoire
3.1.2 La Bascule RSH
• H = 1, Bascule fonctionne normalement, les sorties suivent les entrées (selon la table de vérité).
Nous dirons que la bascule est transparente ou qu’elle a les yeux ouverts
• H = 0, la bascule passe en état mémoire. Les sorties restent bloquées dans le même état et ne
suivent pas les entrées, on dit qu’elles sont latchés. Nous dirons aussi que la bascule est opaque ou
qu’elle a les yeux fermés
3.1.3 La Bascule JK et JKH
J K Q
0 0 mémoire
0 1 0
1 0 1
1 1 basculement
En injectant les sorties à l’entrée, on lève l’indétermination pour l’état 00

3.1.4 La Bascule réagissant sur front d’horloge

Ces bascules sont fortement utilisées en électronique, essentiellement pour le réaliser des
compteurs, des registres à décalage et autres.
Pour les réaliser, deux technique :
• Utilisation de détecteur de front sur l’entrée Horloge
• Utilisation de la structure maître esclave
3.1.5 Bascule JK réagissant au front descendant
J Q
H Détecteur
De front
H’
K /Q
H’
H J K Q Observation
J Q
0 0 Qp Mémoire
Clk 0 1 0 Sortie
1 0 1 suit J
K Q
1 1 Qp Alternance
Remarque : Notez la convention de dessin pour l’entrée Horloge
J Q J Q J Q J Q
H H H
K Q K Q K Q K Q
Bascule réagissant sur Bascule réagissant sur Bascule réagissant sur Bascule réagissant sur
niveau haut de H (latch) niveau bas de H (latch) front montant de H front descendant de H
3.1.6 Exemple de détecteur de Front
On exploite le
retard élémentaire
des portes logiques
3.1.7 Bascule RS Maître Esclave
Maître transparent Esclave transparent

Esclave Opaque Maître Opaque
Transfert des sorties du

maître vers la sortie
En analysant cette structure, on constate que les entrées ne sont répercutées sur les sorties que
pendant le front descendant de l’horloge
3.1.8 Bascule JK Maître Esclave
3.1.9 Bascule D
D Q D J/S Q
H D Q Observation
Clk 0 0 Clk
Sortie
Q 1 1 suit D
K/R Q
3.1.10 Les entrés de forçage CLear et Preset

Les entrées de forçage force la sortie de la bascule à 0 ou à 1 quelque soit l’état de ses entrées. Le
forçage est immédiat et ne dépend pas de l’horloge, on parle de forçage asynchrone.
Les entrées de forçage interviennent en général sur le dernier étage de la bascule
Pr
J Q
K Q
On remarquera que cet exemple correspond à des entrées de forçage actifs au niveau bas :
Pr C Q
0 0 Interdit Forçage simultané à 0 et à 1
O 1 1 Sortie forcée à 1
1 0 0 Sortie forcée à 0
1 1 libre Bascule fonctionne normalement
3.2 LES REGISTRES

Les registres, dits aussi registres tampons ou registres de mémorisation sont en général une
association de plusieurs bascules
3.2.1 Les registres à réaction sur fronts

Un exemple de ces registres est représenté sur la Clk A 3 A2 A1 A0
figure Fig. 3.1. Au coup d'horloge l'information
présente en A3A2A1A0 passe en Q3Q2Q1Q0 et y
D D D D
Clk Clk Clk Clk
restera jusqu'au coup d'horloge suivant. Les
changements du mot d'entrée ne sont répercutés sur la Q Q Q Q
sortie qu'aux coups d'horloge.
Q3 Q2 Q1 Q0
Fig. 3.1 : Registre à réaction sur front
Exemple du commerce :
3.2.2 Les Registres Latches
G A3 A2 A1 A0 Un exemple de ces registres est représenté sur la

figure Fig. 3.2. Tant que l'entrée de validation G="H", la
sortie Q3Q2Q1Q0 recopie l'entrée A3A2A1A0. Quand
G passe à "L", l'état de la sortie restera inchangé
G D G D G D G D
(mémorisé, latché) jusqu'au moment où G repasse à "H".
Q Q Q Q
Q3 Q2 Q1 Q0
Fig. 3.2 : registre Latche à 4 bits
3.3 LES REGISTRES A DECALAGE

A B C D
ES J/ J/
Q Q J/ Q J/ Q
Clk Clk Clk Clk

K/R Q K/R Q K/R Q K/R Q
Clk
Fig. 3.3 : Registre à décalage à bascules JK ou RS, 4 bits entrée série sortie parallèle / série
A B C D
ES D Q D Q D Q D Q
Clk Clk Clk Clk

Clk
Fig. 3.4 : Registre à décalage à bascules D ,4 bits entrée série sortie parallèle / série
Un registre à décalage est obtenu comme le montre la figure Fig. 3.3 par la connexion de plusieurs
bascules J-K ou R-S, ou comme le montre la figure Fig. 3.4 par l'association de plusieurs bascule D.
A chaque coup d'horloge (en général front montant), la sortie de chaque bascule prend la valeur de la
sortie de la bascule qui la précède. ES est l'entrée série. Le mot ABCD constitue la sortie parallèle et
SS est la sortie série.
Différents genres de registres à décalage existe :
• Décalage à droite
• Décalage à gauche
• Décalage à droite / gauche
• Entrée série sortie série
• Entrée série sortie parallèle / série
• Entrée parallèle sortie série
• entrée parallèle sortie parallèle ...
3.3.1 Registres à décalage entrée parallèle sortie parallèle
QA QB QC QD
S/L
ES Q Q Q Q
D D D D
H H H H
A B C D
Fig. 3.5 : Registre à décalage 4 bits entrée parallèle sortie parallèle
L'entrée D de chaque bascule est précédée d'un multiplexeur 1 parmi 2. Si l'entrée S/L (Shift /
Load) est "H", on Di = Qi-1, au coup d'horloge, il y a décalage à droite. Si S/L est "L", Di = bit de poids i
du nombre d'entrée ABCD, au coup d'horloge, Le nombre ABCD est chargé dans QAQBQCQD.
Parmi les application de ce genre de registre on trouve la conversion série-parallèle ou parallèle
série. Dans le premier cas, le registre est placé en mode décalage (S/L=1), on charger le registre en
série (4 coups d'horloge sont nécessaires), et on vient lire le nombre de sortie QAQBQCQD. Dans le
deuxième cas, on commence par charger le nombre d'entré ABCD dans le registre (S/L=0 suivi d'un
coup d'horloge), puis on repasse en mode décalage (S/L=1) et on envoie une suite
Chargement
de 4 coups d'horloges, à chaque coup d'horloge, un bit est disponible sur la sortie Synchrone
série = QD.
Le mode de chargement parallèle décrit ci-dessus est dit chargement synchrone, Clk
car le chargement se fait au front d'horloge qui suit le passage de S/L à "L". Le
chargement est synchrone avec l'horloge. Il arrive que certaines applications
S/L
nécessitent que le chargement parallèle se fait au moment ou S/L passe à "L" Chargement
sans attendre le front d'horloge, on parle alors d'un chargement asynchrone. Asynchrone
QA QB QC QD
ES D
P
Q D
P
Q D
P
Q D
P
Q
H H H H
c c c c
H
S/L
A B C D
Fig. 3.6 : Registre à décalage à chargement // asynchrone
3.4 LES COMPTEURS

3.4.1 Les compteurs Asynchrones
A B C D
1 J Q 1 J Q 1 J Q 1 J Q
H H H H H
1 K Q 1 K Q 1 K Q 1 K Q
Fig. 3.7 : Compteur asynchrone 4 bits
Les compteurs asynchrones son obtenu par association de bascule J-K comme le montre la figure
Fig. 3.7 Toutes les bascules ont leurs entrées J et K forcées à 1, il en résulte qu'à chaque coup
d'horloge, leurs sortie changent d'état. Pour ce qui concerne l'horloge, la "première" bascule, celle
dont la sortie constitue le LSB, reçoit l'horloge externe. Les autres bascules, reçoivent chacune sur
son entrée horloge, la sortie de la bascule (précédente) de poids juste inférieur.
Le chronogramme de la figure Fig. 3.8 montre l'évolution du compteur en fonction du temps (de
l'horloge).
A 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0
Décima0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1
Fig. 3.8 : Chronogramme d'un compteur asynchrone 4 bits (modulo 16)
Les compteurs ainsi construits sont dits asynchrones car, à chaque

états
coup d'horloge les bascules réagissent l'une après l'autre. Chacune
doit attendre que la bascule précédente lui délivre l'information 7 6 4 0 8
horloge. Les bascules ne sont pas synchronisées sur l'horloge qui d'une A
certaine façon constitue la commande du système.
B
Le fait que toutes les bascules ne changent pas d'état
simultanément, il apparaît des états transitoires fugitifs chaque fois C
qu'on passe d'un état à un autre. Si on note Tp le temps de
propagation de chaque bascule, examinons en détail ce qui se produit D
quand on passe de l'état 7 à l'état 8. (Fig. 3.9). Quand A passe à 0, B
en fait de même mais seulement après un retard Tp, il en résulte un Tp Tp Tp
état 0110=6 qui va exister pendant Tp. De la même façon, quand B Fig. 3.9 : états transitoires
passe à 0, C en fait de même mais après un retard Tp, il en résulte
l'état transitoire 0100=4. Quand C passe à 0, D passe à 1 mais après Tp, il en résulte l'état transitoire
0000=0.
On remarque donc que pendant le changement d'état 7 → 8, le système en réalité passe par la
séquence suivante : 7 → 6 → 4 → 0 → 8 .
En général, ceci n'est pas très gênant car les états transitoires durent très peut de temps. Mais
dans certains cas, on est obligé d'utiliser d'autres compteurs qui ne présentent pas cet inconvénient.
3.4.2 Les Décompteurs Asynchrones

Il existe deux façons d'obtenir un décompteur asynchrone. la première consiste à connecter
l'horloge de chaque bascule à la sortie inversée de la bascule précédente. (Fig. 3.10). la figure Fig. 3.11
montre l'évolution des états du système.
A B C D
1 J Q 1 J Q 1 J Q 1 J Q
H H H H H
1 K Q 1 K Q 1 K Q 1 K Q
Fig. 3.10 : Décompteur Asynchrone 4 bits
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0
B 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
C 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
D 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
Décimal 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Fig. 3.11 : Chronogramme d'un décompteur asynchrone 4 bits (modulo 16)
Une deuxième méthode consiste à prendre les sorties du compteur sur les sorties inversées des
bascules (Fig. 3.12 et Fig. 3.13)
1 J Q 1 J Q 1 J Q 1 J Q
H H H H H
1 K Q 1 K Q 1 K Q 1 K Q
A B C D
Fig. 3.12 : Décompteur asynchrone 4 bits
D C B A D C B A
0 0 0 0 0 1 1 1 1 15
1 0 0 0 1 1 1 1 0 14
2 0 0 1 0 1 1 0 1 13
3 0 0 1 1 1 1 0 0 12
4 0 1 0 0 1 0 1 1 11
5 0 1 0 1 1 0 1 0 10
6 0 1 1 0 1 0 0 1 9
7 0 1 1 1 1 0 0 0 8
8 1 0 0 0 0 1 1 1 7
9 1 0 0 1 0 1 1 0 6
10 1 0 1 0 0 1 0 1 5
11 1 0 1 1 0 1 0 0 4
12 1 1 0 0 0 0 1 1 3
13 1 1 0 1 0 0 1 0 2
14 1 1 1 0 0 0 0 1 1
15 1 1 1 1 0 0 0 0 0
Fig. 3.13 : Séquence de comptage et de décomptage.
3.4.3 Les Compteurs/Décompteurs Asynchrones

Un exemple est illustré sur la figure Fig. 3.14. L'horloge de chaque bascule est prélevée soit sur la
sortie Q soit sur la sortie Q de la bascule précédente selon si l'on désire fonctionner en compteur ou
en décompteur. Ceci est réalisé grâce à 3 "petits'" multiplexeurs 1 parmi 2. L'entrée de contrôle U/d
permet de choisir le sens de comptage. U/D=1 ⇒ comptage ascendant (compteur). U/D =0 ⇒ comptage
descendant (décompteur)
A B C D
1 j Q 1 j Q 1 j Q 1 j Q
H
1 k Q 1 k Q 1 k Q 1 k Q
U/D
Fig. 3.14 : Compteur / décompteur 4 bits
3.4.4 Comptage incomplet

Jusqu'ici nous avons étudié des compteurs qui parcourent toutes les valeurs possibles de 0 à 2n-1
(nombre de bascules). Il arrive qu'on ait besoin de compteurs à cycle incomplet, c.a.d. des compteurs
modulo N avec N≠2n, qui comptent de 0 jusqu'à N-1 et recommence à 0.
Pour le cas des compteur asynchrones, pour construire un compteur [N], (modulo N) avec N≠2n, on
détecte l'état N, et on s'en sert pour remettre le compteur à 0 d'une façon asynchrone : Le compteur
est remis à 0 au moment où l'état N essaye d'apparaître, donc celui ci est remplacé par 0. la figure Fig.
3.15 montre un compteur modulo 5 et un compteur modulo 6.
A B C D A B C D
H Compteur H Compteur
[5] [6]
C C
Fig. 3.15 : Compteurs modulo 5 et 6
Pour ce qui concerne les compteurs synchrones, le problème ne se pose pas, car la séquence de
comptage est prise en considération lors de la synthèse des compteurs.
3.4.5 Mise en cascade des compteurs Asynchrone

Un boîtier compteur contient généralement 4 étages. Pour constituer un compteur de plus grande
taille, il faut associer plusieurs boîtiers en cascade.
Pour le cascadage des compteurs asynchrones, il suffit de relier la sortie MSB (significative) de chaque
boîtier à l'entrée horloge du compteur de rang supérieur.
La figure Fig. 3.16 montre deux exemples de compteurs. Un compteur 8 bits construit avec deux
compteurs 4 bits et un compteur BCD modulo 100 construit avec deux décades.
A B C D A B C D A B C D A B C D
Compteur Compteur Compteur Compteur

H H
[16] [16] [10] [10]
H H
compteur [256] compteur BCD
Fig. 3.16 : Compteur modulo 256 et compteur BCD modulo 100
H C om p t e u r C om p t e u r H C om p t e u r C om p t e u r
[10 ] [6 ] [10 ] [6 ]
H H
c om p t e u r BCD c om p t e u r BCD
Fig. 3.17 : Compteur des secondes (à gauche) suivi du compteur des minutes
Fig. 3.18 : Cascadage des compteurs synchrones

3.4.6 Les compteurs Synchrones
Les compteurs synchrones sont aussi réalisés à l'aide de bascule J-K. Mais à la différence des
compteurs asynchrones, ici toutes les bascules reçoivent la même horloge. Il en résulte qu'a chaque
coup d'horloge toutes les sorties changent en même temps, il n y a donc pas d'états transitoires.
Pour la synthèse des compteurs synchrones, on

H Q n Qn+1 J K J K
J Q va présenter la table de vérité de la bascule J-K
0 0 0 0 x
0 0 1 d'une façon un peut différentes (Fig. 3.19). Pour
1 1
H 0 1 1 0 1 x différentier "un peut" des compteurs
K Q 1 0 10 1
1 x 1 asynchrones, on va prendre des bascules
1 1 01 0 x 0 réagissant sur front montant.
0
Fig. 3.19 : Table des transitions d'une bascule J-K
3.4.6.1 Synthèse d'un compteur synchrone 4 bits
D C B A JA KA JB KB JC KC JD KD
0 0 0 0 0 1 x 0 x 0 x 0 x
1 0 0 0 1 x 1 1 x 0 x 0 x
2 0 0 1 0 1 x x 0 0 x 0 x
3 0 0 1 1 x 1 x 1 1 x 0 x
4 0 1 0 0 1 x 0 x x 0 0 x
5 0 1 0 1 x 1 1 x x 0 0 x
6 0 1 1 0 1 x x 0 x 0 0 x
7 0 1 1 1 x 1 x 1 x 1 1 x
8 1 0 0 0 1 x 0 x 0 x x 0
9 1 0 0 1 x 1 1 x 0 x x 0
10 1 0 1 0 1 x x 0 0 x x 0
11 1 0 1 1 x 1 x 1 1 x x 0
12 1 1 0 0 1 x 0 x x 0 x 0
13 1 1 0 1 x 1 1 x x 0 x 0
14 1 1 1 0 1 x x 0 x 0 x 0
15 1 1 1 1 x 1 x 1 x 1 x 1
JA JB JC JD
BA BA BA BA
DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10
00 1 x x 1 00 0 1 x x 00 0 0 1 0 00 0 0 0 0
01 1 x x 1 01 0 1 x x 01 x x x x 01 0 0 1 0
11 1 x x 1 11 0 1 x x 11 x x x x 11 x x x x
10 1 x x 1 10 0 1 x x 10 0 0 1 0 10 x x x x
JA = 1 JB = A JC = AB JD = ABC
KA KB KC KD
BA BA BA BA
DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10
00 x 1 1 x 00 x x 1 0 00 x x x x 00 x x x x
01 x 1 1 x 01 x x 1 0 01 0 0 1 0 01 x x x x
11 x 1 1 x 11 x x 1 0 11 x x x x 11 0 0 1 0
10 x 1 1 x 10 x x 1 0 10 0 0 1 0 10 0 0 0 0
KA = 1 KB = A KC = AB KD = ABC
A B C B
1 J Q J Q J Q J Q
H H H H
1 K Q K Q K Q K Q
Fig. 3.20 : Compteur synchrone 4 bits
3.4.6.2 Généralisation
Compteur synchrone : Ja = Ka = 1
Jb = Kb = A
Jc = Kc = AB
Jd = Kd = ABC
Jn = Kn = Q0Q1Q2 …Qn-1
Décompteur synchrone : ja = ka = 1
jb = kb = A
jc = kc = A B
jd = kd = A B C
jn = kn = Q0Q1Q2 …Qn-1
A B C D
1 J Q J Q J Q J Q
H H H H
1 K Q K Q K Q K Q
H
Figure 3.1 : Décompteur Synchrone 4 bits
A B C D
DIR
J Q J Q J Q J Q
M M M
1 H H H H
K Q K Q K Q K Q
CLR
Figure 3.2 : Compteur Décompteur Synchrone
QA QB QC QD
DIR
J Q J Q J Q J Q
1 H M H M H M H
K Q K Q K Q K Q
C P C P C P C P
H
CLR
A B C D
Figure 3.3 : Comteur Décompteur Synchrone avec chargement parallèle et RAZ
3.4.6.3 Synthèse d'une décade synchrone
D C B A JA KA JB KB JC KC JD KD
0 0 0 0 0 1 x 0 x 0 x 0 x
1 0 0 0 1 x 1 1 x 0 x 0 x
2 0 0 1 0 1 x x 0 0 x 0 x
3 0 0 1 1 x 1 x 1 1 x 0 x
4 0 1 0 0 1 x 0 x x 0 0 x
5 0 1 0 1 x 1 1 x x 0 0 x
6 0 1 1 0 1 x x 0 x 0 0 x
7 0 1 1 1 x 1 x 1 x 1 1 x
8 1 0 0 0 1 x 0 x 0 x x 0
9 1 0 0 1 x 1 0 x 0 x x 1
JA JB JC JD
BA BA BA BA
DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10
00 1 x x 1 00 0 1 x x 00 0 0 1 0 00 0 0 0 0
01 1 x x 1 01 0 1 x x 01 x x x x 01 0 0 1 0
11 x x x x 11 x x x x 11 x x x x 11 x x x x
10 1 x x x 10 0 0 x x 10 0 0 x x 10 x x x x
JA = 1 JB = AD JC = AB JD = ABC
KA KB KC KD
BA BA BA BA
DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10
00 x 1 1 x 00 x x 1 0 00 x x x x 00 x x x x
01 x 1 1 x 01 x x 1 0 01 0 0 1 0 01 x x x x
11 x x x x 11 x x x x 11 x x x x 11 x x x x
10 x 1 x x 10 x x x x 10 0 x x x 10 0 1 x x
KA = 1 KB = A K C = AB KD = A
A B C D
1 J Q J Q J Q J Q
H H H H
1 K Q K Q K Q K Q
H
Fig. 3.21 : Décade synchrone
3.4.6.4 Mise en cascade de compteur synchrones
La mise en cascade doit être SYNCHRONES, tous les compteurs doivent recevoir la même horloge.
Le problème est que de cette façon ils vont compter en parallèle et on aura pas le comptage désiré.
CTR0 CTR1 CTR2 CTR3

H H H H
Il faut qu’un compteur ne s’incrémente que lors du débordement du compteur précédent. On va

rajouter à chaque compteur une entrée de validation V et une sortie de retenue R
L’entrée de validation V permettra de le contrôler : V=1 Æ Comptage, V=0 Æ arrêt
La sortie de retenue R passe à 1 pour indiquer que le compteur est arrivé en fin de cycle.
Compteur 4 bits, N=15 Æ R=1, N≠15 Æ R=0
Compteur par 10, N=9 Æ R=1, N≠9 Æ R=0
A B C D
R
V
J Q J Q J Q J Q
H H H H
K Q K Q K Q K Q
H
Figure 3.4 : Compteur Synchrone 4 bits avec E/S de cascadage
V R V R V R V
CTR0 CTR1 CTR2 CTR3
H H H H
H
Figure 3.5 : Cascadage de compteurs syncrones
4 LES MEMOIRES
Une mémoire est un dispositif capable d'enregistrer, de conserver et de restituer des informations
codées en binaire dans un ordinateur.
4.1 HIERARCHIE DES MEMOIRES DANS UN ORDINATEUR

Les mémoires d'un ordinateur se répartissent en plusieurs niveaux CPU
caractérisés par leur temps d'accès et leur capacité. La figure 3.1 illustre cette registres
hiérarchie. Plus on s'éloigne du CPU, plus le temps d'accès aux mémoires
augmente ainsi que leur capacité alors que le coût par bit diminue. Mémoire cache
Les éléments situés dans l'unité centrale sont les registres, ils sont très rapides
et servent principalement au stockage des opérandes et des résultats Mémoire cache
intermédiaires.
La mémoire cache est une mémoire rapide de faible capacité. La mémoire cache
est le plus souvent intégrée au processeur pour qu'elle soit la plus rapide
possible. On peut avoir une partie sur le processeur (On chip cache) et une Mémoire centrale
partie hors du processeur.
La mémoire centrale et l'organe principal de rangement des informations
utilisées par le CPU. C'est une mémoire à semi-conducteurs, son temps
Mémoire de masse
d'accès est beaucoup plus grand que celui des registres et de la mémoire
cache. disque
Les mémoires de masse sont des mémoires périphériques de grande capacité et dur CD-
de coût relativement faible. Elles servent d'éléments de stockage permanent
Fig. 4.1 : hiérarchie des
et utilisent pour cela des support magnétique (disques, bandes) et des
mémoires
support optiques (disques optiques).
Registres 1 - 2 ns 32 - 512 octets

On-chip cache 3 - 10 ns 1 - 256 Ko
Off-chip cache (SRAM) 5 - 50 ns 64 - 256 Ko
Mémoire centrale (DRAM) 50 - 250 ns 1 Mo - 1 Go
Mémoire secondaire (disk) 5 - 20 ms 100 Mo - 1 To
Mémoire tertiaire (CD-ROM) 100 - 500 ms 600 Mo - qq Go
tab. 4-1 : Quelques ordres de grandeurs
4.2 CLASSEMENT DES MEMOIRES SELON L'UTILISATION

Il existe de nombreuses variétés de mémoire à semi-conducteurs. Cette diversité vient du fait que
la mémoire idéale à grande capacité, consommant peu d'énergie, de vitesse élevée, gardant son
information en cas de coupure d'alimentation, n'existe pas. Les différentes catégories de mémoire que
nous rencontrerons sont des compromis sur quelques paramètres indispensables, nous allons les classer
en fonction de leurs utilisation.
4.2.1 Mémoire vive ou RAM

La mémoire vive est une mémoire dans laquelle on peut écrire ou lire une information. En anglais on la
désigne sous le sigle RAM (Random Access Memory), mémoire à accès aléatoire, cela signifie qu'après
avoir lu ou écrit dans une position mémoire, on peut lire ou écrire dans une autre position quelconque.
Ceci par opposition avec le s mémoire à accès séquentiel (série), dans lesquels après avoir lu ou écrit
dans une position mémoire, la prochaine opération de lecture/écriture ne peut porter que sur la
position mémoire immédiatement voisine. Remarquons que la nomenclature RWM (read write memory)
aurait été plus appropriée.
Le contenu d'une mémoire vive s'efface quand la tension d'alimentation disparaît, d'où la
qualification de mémoire volatile.
On distingue les RAMs statiques et les RAMs dynamiques :
- Le taux d'intégration des RAM statique est assez faible et leur prix de revient (au Mbits) reste
relativement élevé, par contre, leur temps d'accès est faible. Elles sont utilisées dans les
mémoires caches (interne et externe)
- Le taux d'intégration des RAM dynamique est élevé et leur prix de revient (au Mbits) est plus
faible mais leur temps d'accès est assez élevé. Elles sont utilisées dans la mémoire centrale.
4.2.2 Mémoire Morte ou ROM

L'utilisateur ne peut que lire le contenu de cette mémoire. Elle est inscrite par le constructeur au
moment de la fabrication selon les spécifications du client. On utilise ce genre de mémoire quand
l'information qu'on y enregistre est une information figée qui n'est pas susceptible de subir un
changement, comme par exemple les valeurs de la fonction sinus pour les angles compris entre 0 et 90°.
S'il arrive malgré tout qu'on soit obligé de changer le contenu, il faut commander un autre boîtier au
constructeur, ce qui demande beaucoup de temps (plusieurs semaines).
L'utilisation des ROM ne devient intéressante que si le nombre de boîtiers identiques est grand
(plusieurs milliers), compte tenu du coût de développement initial (masque du contenu de la mémoire).
Le gros avantage des mémoires ROM est de conserver leur contenu après une coupure d'alimentation,
elle fait partie des mémoires non volatiles.
4.2.3 Mémoire MORTE PROGRAMMABLE ou PROM

Lorsque l'information que l'on désire enregistrer dans une mémoire non volatile est susceptible de
varier de temps en temps (comme un programme qu'on met au point par exemple), l'utilisation des ROM
ne convient plus. On utilise alors des mémoires PROM programmable par l'utilisateur au moyen d'un
dispositif adéquat appelé programmateur de PROM. Si après inscription et utilisation, le contenu
s'avère inexact, on jette le boîtier et on en reprogramme un autre. L'opération prend quelques minutes.
Comme les mémoires ROM, le contenu des PROM ne s'efface pas après coupure d'alimentation.
4.2.4 Mémoire morte reprogrammable ou EPROM

Avec les PROM, pour changer le contenu, il faut jeter le boîtier est reprogrammer un nouveau. Cela
peut devenir gênant du point de vue financier si les modifications deviennent trop fréquentes. Les
mémoires EPROM (Electrically Programmable Read Only Memory) appelées aussi ROM effaçables,
constitue une solution à ce problème. Quand on veut changer le contenu d'un boîtier, on n'est pas obligé
de le jeter, on peut effacer son contenu en l'exposant aux rayons ultraviolets à travers une fenêtre de
quartz placée sur le boîtier, puis enregistrer électriquement les nouvelles informations en appliquant
des tensions plus élevées que la tension d'alimentation normale. L'effacement par ultraviolets dure une
vingtaine de minutes. Comme pour les mémoires ROM, l'intégrité de l'information est conservée après
disparition de l'alimentation.
4.2.5 Mémoire MORTE EFFAÇABLE électriquement ou EEPROM

Ces mémoire non volatiles présentent l'avantage d'être inscriptible électriquement et effaçable
électriquement d'où leur nom EEPROM (Electrically erasable programmable Read Only Memory) . Cela
permet de gagner du temps car l'effacement électrique prend beaucoup mois de temps que
l'effacement par ultraviolets.
4.2.6 Mémoire FLASH

Les mémoires flash sont des EEPROM à accès rapide. L'accès en lecture est comparable à celui des
RAMs (<= 100 ns). L'accès en écriture est plus long ( <= 10 µs). On distingue des variantes à accès
parallèle et d'autres à accès série. Sur les ordinateurs, elles sont utilisées surtout pour le stockage du
bios. Ailleurs, ces mémoires sont utilisées dans beaucoup d'applications et sont promues à un avenir
très prometteur. Les cartes à puces en sont fournies et elles remplacent déjà les Disques durs sur
certains ordinateurs portables.
4.2.7 Mémoire FIFO ou file

Ce sont des mémoires réinscriptibles volatiles organisées de sorte que l'accès se fait d'une façon
séquentielle dite premier entré, premier sorti (FIFO : First In First Out). Un mémoire FIFO
fonctionne comme une file devant un guichet, le premier qui se place dans la file sera le premier qui
arrive au guichet donc le premier servi. Au furent et à mesure que les clients de tête sont servis, les
autres progressent dans la file. L'ordre chronologique d'entrée est respecté en sortie.
4.2.8 Mémoire LIFO ou pile

Ce sont des mémoires réinscriptibles volatiles organisées de sorte que l'accès se fait d'une façon
séquentielle dite dernier entré, premier sorti (LIFO : Last In First Out). Un mémoire LIFO fonctionne
comme une pile d'assiettes, la dernières assiettes posée sur le dessus de la pile sera la première à en
être retirée.
4.2.9 Cellule statique d'une mémoire vive

Dans ce cas, l'information est stockée dans une bascule comme une bascule D par exemple. Comme
on le sait une fois la sortie de la bascule est dans un état, elle y restera tant qu'en ne vient pas la
changer en mettant le bit à enregistrer sur l'entrée D et en envoyant un coup d'horloge sur son entrée
horloge. Les mémoires ainsi construites sont appelées les RAM Statiques (SRAM). Toutes les bascules
(D, R-S, J-K) avec ou sans horloge peuvent servir de point de mémorisation, mais pour des raisons
d'encombrement, on utilise des bascules bistables constituées de 6 transistors MOS ou de 2
transistors bipolaires. Les MOS sont plus utilisés du fait de leur facilité d'intégration et de leur faible
consommation. Même cette solution reste trop encombrante ce qui fait qu'en général les RAM
statiques n'ont pas une très grande capacité. la figure Fig. 4.3 illustre le principe de fonctionnement
d'une cellule SRAM
Vcc Vcc
T3 T4
T1 T2
ligne de sélection
ligne de sélection
Colones de lecture ecriture

ecriture écriture
ampli de
D D de 1 de 0
lecture
Fig. 4.2 : cellule de mémorisation d’une RAM statique

Vcc
T3 T4
T1 T2
ligne de sélection
Colonnes de lecture écriture
D D
Fig. 4.3 : schéma général d'une cellule SRAM
Quelque soit le type de mémoire, les cellules son organisées C0 C1 C2 C3

en matrice XY. Une cellule est repérée par son numéro de
L0
ligne et son numéro de colonne qui constituent ce qu'on appelle décodeur
l'adresse de la cellule. L'exemple de Fig. 4.4 illustre L1
l'exemple d'une mémoire 16 bits, organisée en 4 lignes et 4
lignes L2
colonnes. En utilisant des décodeurs, on a besoin de deux bits L3
d'adresse A1A0 Pour sélectionner une ligne, et de deux bits
d'adresse A3A2 pour sélectionner une colonne, soit une
Décodeur
adresse globale de 4 bits. Donc en général pour une mémoire colonnes
de capacité N bits, il faut n bits d'adresses tels que N=2 n .
A3 A2 A1 Ao
Un décodeur est un circuit numérique qui a n entrées
Fig. 4.4 : structure matricielle
d'adresse et N = 2n sorties. Les entrées d'adresse
permettent de sélectionner une seule sortie. Selon la 0 0
nature du décodeur utilisé, la sortie sélectionnée passe à 1 1
l'état logique "1" ou "0", toutes les autres sorties sont 2 2
dans l'état logique contraire. La figure Fig. 4.5 montre la 3 3
convention de dessin pour faire la différence entre les
A1 A0 A1 A0
deux types de décodeur.
sortie sélectionnée = 1 sortie sélectionnée = 0
Le schéma de Fig. 4.7 illustre l'exemple d'une RAM Fig. 4.5 : convention de dessin pour décodeur
statique 16 bits organisée en matrice 4 x 4. Si on applique

une adresse A3A2A1A0 = 0110. A1A0 = 10 ⇒ La sortie 2 décodeur colonne est mise à "1" ce qui rend T7 et
T8 conducteurs, on a accès à toutes les cellules de la (double) colonne n° 2 (2, 6, 10 et 14). Or,. A3A2 =
01 ⇒ La ligne 1 est mise à "1", seul le contenu de la W
cellule 6 est connectée à la double colonne n° 2 qui buffers
d'écriture
l'achemine vers la sortie à travers les transistors
T7 et T8. L'écriture se fait de la même façon en
Vers
utilisant les lignes D et D comme entrées. En fait, cellule D
en utilise une seule entrée de lecture/ecriture D entrée/sortie
+
grace au circuit illustré sur Fig. 4.6 qui utilise des ampli
D
circuits à logique 3 états pour contrôler la lecture de lecture
et l'écriture. Pour écrire, on fait W=1, R=0, les R
buffers d'écriture sont validés, alors que l'ampli
Fig. 4.6 : circuit de lecture écriture d'une RAM statique
de lecture est déconnecté. Pour la lecture on fait
R=1, W=0, les buffers d'écriture son déconnectés, et l'ampli de lecture est validé.
D0 D0 D1 D1 D2 D2 D3 D3
Vcc
1 2 3
4 5 6 7
décodeur
ligne 8 9 10 11
12 13 14 15
3
T7 T8
D
D
0 1 2 3
Décodeur de colonnes
A3 A2 A1 A0
Fig. 4.7 : RAM statique 16 bits organisée en matrice 4 x 4
4.2.10 Cellule dynamique d'une mémoire vive

L'information est stockée dans une capacité de structure qui en fait la capacité parasite grille-
substrat d'un transistor MOS. Le "1" logique correspond à la capacité chargée et le "0" logique
correspond à la capacité déchargée. La cellule de mémorisation de base peut alors être réalisée de
façon simplifiée par rapport à celle des mémoires statiques comme cela est illustré sure la figure Fig.
4.9. Cependant, si cette structure occupe peut de place, elle n'a par contre pas d'état stable car la
capacité à tendance à se décharger dans la résistance de fuite associée a la capacité. Il faut donc
constamment rafraîchir la mémoire, pour cela on lit la cellule à intervalle régulier (quelques
millisecondes) et on réinscrit son contenu. Pour cette raison, la mémoire est dite dynamique. Les
mémoires dynamiques sont environ 4 fois plus denses que les mémoires statiques de même technologies
mais plus délicates d'utilisation.
W
• Ecriture : W=1, ⇒ T1 conduit
Si Din = 0 ⇒ C est déchargée
Din Dout
Si Din = 1 ⇒ C est chargée
∞
• Lecture : W=0, R=1, ⇒ T3 conduit

- Si C chargée ⇒ T2 conduit ⇒ Dout = 0
- Si C déchargée ⇒ T2 bloqué ⇒ Dout = 1
On retrouve donc en sortie l'information d'entrée Fig. 4.8 : principe d'une cellule DRAM
complémentée.
lignes de sélection
W
R
sélection ligne
T1 T3
C T2
C
lecture
ecriture
rafraichissement
Din Dout
Fig. 4.9 : Cellules de mémorisation d’une RAM dynamique
1
décodeur
lignes
2
3
R
K1 K2 K3 K4
D
0 1 2 3
décodeur
colonnes
W
A3 A2 A1 A0
Fig. 4.10 : RAM Dynamique organisée en matrice 4 x 4 avec son circuit de lecture écriture
4.2.11 Cellule d'une mémoire ROM

Il s'agit essentiellement de présence ou d'absence d'une connexion entre une ligne et une colonne.
Cette connexion peut être une métallisation (court-circuit), une diode ou un transistor MOS.
Pour lire le contenu cellule (i,j), on met la colonne j à 0 et on lit la sortie D sur la ligne i.
- Si présence de connexion ⇒ D = 0
- Si absence de connexion ⇒ D = 1
V cc V cc
so rtie
D
y3 y2 y1 Do D1
Fig. 4.11 : Cellule d'une mémoire ROM
En technologie MOS, le point de connexion est un transistor MOS avec ou sans grille selon si on
désire mémoriser un 0 ou un 1. Pour lire le contenu cellule (i,j), on met la ligne i à 1 et on lit la sortie D
sur la colonne j.
- Si MOS avec grille, il conduit ⇒ Dj = 0
- Si MOS sans grille, il ne conduit pas ⇒ D = 1
Vcc
0 0
1 1
décodeur décodeur
ligne ligne
2 2
3 3
K1 K2 K3 K4 K1 K2 K3 K4
D D
0 1 2 3 0 1 2 3
décodeur décodeur
colonnes colonnes
A3 A2 A1 A0 A3 A2 A1 A0
Fig. 4.12 : ROM 16 bits (décodeur ligne actif : (a) niveau haut, (b) niveau bas)
4.2.12 Cellule d'une mémoire PROM

La connexion est remplacée par un micro fusible que l'utilisateur peut laisser intacte ou détruire
selon s'il veut mémoriser un 0 ou un 1. Le fusible peut être détruit par le passage d'un courant très
supérieur au courant normal de lecture. Dans le cas ou le fusible est constitué qu'une diode, celle ci
peut être détruite par claquage en lui appliquant une tension inverse importante. On utilise aussi des
transistor bipolaires dont on détruit la jonction B-E ou des MOS dont on détruit l'oxyde.
Vcc Vcc
sélection
D
sélection D
Fig. 4.13 : Cellule d'une PROM
4.2.13 Cellule d'une mémoire EPROM et EEPROM

Le point de connexion est constitué d'un transistor Spécial (FAMOS : Floating avalanche injection
MOS.) qui a une grille au silicium polycristallin complètement isolée.
L'oxyde est de 1000 Å environ entre le drain et la grille flottante, les électrons peuvent alors
voyager entre le drain et la grille isolée à travers la couche d'oxyde sous l'effet d’un champ électrique
issu d'une tension (10 à 30 V) entre le drain est la grille de contrôle. Une fois l'impulsion terminée, les
électrons restent piégés grâce à l'isolement de la grille. Si la
grille de contrôle
charge de la grille est supérieure à la tension de seuil, on aura
SiO2
rendu le MOS conducteur et mémoriser un "0". L'effacement de grille flottante
la mémoire est obtenu par rayonnement ultra violet (2537 Å)
d'intensité importante provoquant un photo-courant entre le S D
substrat et la grille et déchargeant celle-ci. Après effacement,
tous les bits sont à "1".
source drain
Les EEPROMs utilisent une technologie semblable à l'EPROM p+ p+
avec la propriété d'être effaçable électriquement. En fait, on
peut réécrire dans la mémoire avec une impulsion électrique sans
être obligé de l'effacer. Ceci est rendu possible car la zone Substrat n
(tunnel) isolant la grille et le drain a une épaisseur très mince (50
Fig. 4.14 : transistor FAMOS
à 200 Å contre 1000 pour l'EEPROM) ce qui rend possible le
déplacement des électrons dans les deux sens grâce au mécanisme de Fowler-Nordheim.
Le développement des EEPROMs a ouvert un champ d'utilisation très important car on a enfin des
mémoires électroniques non volatiles. Elles ne sont pas aussi rapides que les RAM, mais en tout cas,
bien plus rapides et surtout moins encombrantes que les mémoires magnétiques. Les plus rapides sont
appelées mémoires flash. Elles remplacent très avantageusement les disquettes et les cartes
magnétiques, mais il faut attendre encore un peu pour arriver à la capacité des disques durs.
4.3 ORGANISATION PAR MOT

Dans les mémoires que nous venons de voir, on peut adresser un bit à la fois. Dans la pratique, on
désire adresser des mots de plusieurs bits, comme des octets par exemple. Pour faciliter le dessin, la
figure Fig. 4.15 montre une mémoire de 16 mots de 4 bits chacun. Elle est obtenue par association de 4
matrices de 16 bits. Toutes les matrices reçoivent la même adresse ligne et colonne. Quand on écrit un
mot, chaque bit est stocké dans une matrice. Les circuits de lecture écriture ne sont pas représentés.
Vcc Vcc Vcc Vcc
A3
décodeur
lignes
A2
A1
décodeur
colonnes
A0
D3 D2 D1 D0
Fig. 4.15 : mémoire de 16 demi-octets
Pour obtenir une mémoire organisée en octets, il suffit de prendre 8 matrices.
D7
D6
D5
D4
D3
D2
D1
D0
A0
A1
A2
A3
A4
A5
A6
A7
W
R
Fig. 4.16 : mémoire 256 x 8
4.3.1 Capacité d'une mémoire

Pour éviter toute confusion lors de la détermination de la taille d'une mémoire, se rappeler que :
Le nombre de bits du BUS DE DONNEES détermine la TAILLE DES MOTS que l'on peut mémoriser
dans la mémoire.
Le nombre de bits du BUS D'ADRESSE détermine CAPACITE, c'est à dire le NOMBRE DE MOTS que
la mémoire peut stocker.
D0
cap acité D1
R = B u s d e d o nnées
D2
2 n m o ts d e k bits
W
Dk
An
... A2 A1 Ao
B u s d 'ad resse
Fig. 4.17 : présentation externe d'une mémoire
4.3.2 Entrée de sélection de boîtier

Beaucoup de circuits électroniques sont munis de cette entrée. Quand elle est validée, elle permet
au circuit de fonctionner correctement. Si elle n'est pas validée, le circuit est complètement
déconnecté. Ceci est très utile quand il s'agit de connecter plusieurs circuits en parallèle sur un même
bus. L'adressage doit être fait de telle sorte qu'il n'y a jamais plus d'un circuit sélectionné.
4.3.3 Augmentation de capacité mémoire par association de plusieurs

boîtiers
Réalisons une mémoire de 4 Mo à l'aide de 4 boîtiers mémoires de 1 Mo chacun. Une mémoire de 1
Mo possède 20 entrées adresse (voir tableau ci-contre), A0...A19. Or, pour adresser 4 Mo il faut 22
entrées adresse, A0...A21. Les 20 premiers bits d'adresse (A0...A19) servent d'adresser le même octet
au sein des 4 boîtiers. Les deux bits d'adresses restant (A20 et A21) permettent à l'aide d'un décodeur
1 parmi 4 de sélectionner un boîtier.
D0
D7
Boîtier 3 Boîtier 2 Boîtier 1 Boîtier 0

CS CS CS CS
20 20 20 20 A0
A19
3 2 1 0 A20
A21
Décodeur (1/4)
Fig. 4.18 : association de boîtiers mémoire
Position Adresse (Hexa) Adresse (Dec)

er
1 boîtier 000000→0FFFFF 0→1048575
ème
2 boîtier 100000→1FFFFF 1048576→2097151
ème
3 boîtier 200000→2FFFFF 2097152→3145727
ème
4 boîtier 300000→3FFFFF 3145728→41194304
tab. 4-2 : répartition des adresses entre boîtiers
Nb bits Capacité
adresse
10 1024 1 ko
11 2048 2 ko
12 4096 4 ko
13 8192 8 ko
14 16384 16 ko
15 32768 32 ko
16 65536 64 ko
17 131072 128 ko
18 262144 256 ko
19 524288 512 ko
20 1048576 1 Mo
21 2097152 2 Mo
22 4194304 4 Mo
23 8388608 8 Mo
24 16777216 16 Mo
25 33554432 32 Mo
26 67108864 64 Mo
tab. 4-3 : capacité en fonction du nombre de bits d'adresse
4.4 CYCLE DE LECTURE

Cycle de lecture
Les cycles de lecture écriture ne sont pas les même
pour toutes les mémoires. Le cycle de lecture Adresse
représenté sur la figure 3.13 est un cycle général qui
représente les opérations à effectuer pour réaliser CS
une opération de lecture.
1) L'UC envoie l'adresse (de la case mémoire que l'on
désire lire) RE
2) L'UC envoie le signal de sélection de boîtier CS.
HI HI
3) L'UC envoie le signal RE (Read Enable) pour Données
Données
en sortie
informer la mémoire qu'on désire réaliser une
Temps d'accès
lecture.
4) Au bout d'un certain temps que l'on définit comme Fig. 4.19 : Cycle de lecture
le temps d'accès, les données se présentent sur le
bus de données qui était en mode haute impédance
5) Après lecture des données, L'UC ramène les signaux CS et RE à leur position de repos. Un court
instant après, les sorties repassent en haute impédance et le bus d'adresse est libéré pour une
éventuelle nouvelle utilisation.
Remarque :
Le positionnement de l'adresse revient à positionner plusieurs bits d'adresse. Pour ne pas alourdir le
dessin, on a coutume de représenter deux signaux complémentaires avec un point d'intersection qui
matérialise l'instant de changement des signaux. La zone hachurée précise que la valeur de l'adresse
n'a aucune importance.
4.4.1 Cycle d'écriture Cycle d'écriture
Comme pour le cycle de lecture, l'UC : Adresse
1) Envoie l'adresse
CS
2) Envoie CS
3) Place la donnée sur le bus de données
4) Envoie WE WE
5) Ramène WE à sa position de repos après une
temporisation qui dépend du type de Données Données
mémoire.
6) Désélectionne le boîtier en ramenant CS à Fig. 4.20 : Cycle d'écriture
sa position de repos.
4.4.2 Les barrettes SIM et DIM

Les barrettes SIM et DIM sont des petites barrettes enfichables portant des RAMs dynamiques
qu'on utilise au niveau de la mémoire centrale. Ces barrettes on eu beaucoup de succès car elles
prennent très peu de place sur la carte mère et sont très facile à placer. Voici un classement selon la
chronologie de leurs apparition sur le marché (jusqu'à 1997):
Barrette capacité par barrette temps de cycle

SIM à 30 pins 256k, 1Mo , 4 Mo 60ns - 70 ns
SIM à 72 pins 4Mo, 16 Mo 60 ns - 70 ns
DIM 168 pins 32 Mo, 64 Mo, 128 Mo 10 ns - 70 ns
4.5 MEMOIRES MAGNETIQUES

Le principe des mémoires magnétiques est analogue à celui utilisé sur les bandes des magnétophones.
Il exploite l'aimantation rémanente créée sur une couche mince de matériaux ferromagnétique. Le plus
souvent, c'est de l'oxyde de fer déposé sur un support souple (disquette) ou sur un support rigide
(disque dur). La couche magnétique est constituée de micro domaines magnétiques qu'on appelle
cellules, chacune peut être magnétisée dans un sens ou dans le sens opposé, ce qui correspond à la
valeur 0 ou 1.
Bobine de lecture
i
Entrefer
entrefer
lignes de
1 0 1 0 1 1 0 0 1 1 0
champ
Support Couche magnétique

Fig. 4.21 : tête de lecture/écriture magnétique
Pour magnétiser les cellules, on utilise une tête de lecture écriture constituée par l'entrefer d'un
aimant sur lequel est enroulée une bobine électrique.
Ecriture : On fait passer un courant dans la bobine ce qui a pour effet de créer un champ magnétique
au voisinage de l'entrefer, les lignes de champ traversent la couche magnétique transformant la cellule
en dessous de l'entrefer en petit aimant qui subsistera même après suppression du courant de la
bobine et ceci grâce à la rémanence de l'oxyde de fer. Le sens du courant dans la bobine définit le sens
d'orientation du champ dans l'entrefer et donc l'orientation de l'aimantation de la cellule et donc la
valeur 0 ou 1 du bit enregistré.
Lecture : Chaque cellule aimantée dans un sens ou dans l'autre est un petit aimant. Quand elle défile
sous la tête de lecture, elle induit un courant électrique dans la bobine. Suivant le sens du courant
induit, on détermine la valeur 0 ou 1 du bit lu.
4.5.1 Les disquettes
Pour les disquettes, on utilise un disque souple comme support pour la

couche magnétique. Lors du formatage, la surface du disque est partagée en
plusieurs pistes concentriques. Chaque piste est subdivisée en plusieurs
secteurs. Les format de disquettes utilisés de nos jours (1997) sont les 5"¼
et 3"½ et c'est le 3"½ qui s'impose largement avec un capacité après
formatage de 1.44 Mo.
Secteur piste
Le lecteur de disquettes de se compose de 4 éléments :
Fig. 4.22 : pistes et secteurs
- Le moteur de rotation du disque
d'une disquette
- Deux tête de lecture écriture combinées, une pour chaque face.
- Un moteur de translation des têtes.
- L'électronique de contrôle.
Le moteur de rotation ne fonctionne qu'au moment de l'accès à la disquette. La vitesse de rotation

est de 300 tr/mn pour les disquettes 3" ½ .
Les têtes de lectures sont posées sur la surface de la disquette. Elle peuvent effectuer un
déplacement radial et atteindre ainsi toutes les pistes de la disquettes.
Dimension (pouces) 5¼ 5¼ 3½ 3½
Capacité (octets) 360 k 1.2 M 720 k 1.44 M
Nombre de pistes 40 80 80 80
Secteurs/piste 9 15 9 18
Nombre de têtes 2 2 2 2
Vitesse de rotation 300 360 300 300
Débit (kbits/s) 250 500 250 500
En général on enregistre 512 Octets par secteur, la capacité d'une disquette est donc :
Capacité = NP x NS x CS x NT
NP : Nombre de piste
NS : Nombre de secteur par piste
CS : Capacité d'un secteur
NT : Nombre de tête
4.5.2 Les disques durs

Un disque dur est constitué d'un ensemble de plateaux en aluminium recouverts d'une fine couche
magnétique. Comme pour les disquettes, la surface de chaque plateau est subdivisée en plusieurs pistes
concentriques. Chaque piste est subdivisée en plusieurs secteurs d'une capacité de 512 octets en
général. Les têtes de lecture écriture (une par face) sont placées sur un bras mobile leur permettant
un déplacement radial pour atteindre toutes les pistes. Toutes les têtes se déplacent d'une façon
solidaire, c'est pour ça qu'on parle de cylindre à la place de pistes quand il s'agit de disque dur. En
effet quand une tête est placée sur une piste, les autres têtes sont placées sur des pistes de même
rang et on peut accéder à toutes les données enregistrées sur un cylindre constitué de toutes les
pistes superposées.
Le disque (les plateaux) tourne à une vitesse supérieure à celle des disquettes (actuellement 7000
tours/min au lieu de 360 pour une disquette), il est maintenu à cette vitesse tant que l'ordinateur est
alimenté. A la différence des disquettes, les têtes de lecture écriture ne posent pas sur le support
mais planent sur un coussin d'air à une distance infime du plateau, dite hauteur de vol. Celle-ci est de
l’ordre de 0,2 à 1 µ. (un centième d'un tête de lecture/écriture
cheveu humain). En effet, vu la vitesse de
rotation élevée, si les têtes touchent les face 7
plateaux, cela risque d'abîmer la couche
magnétique. Le " flottage " de la tête est face 6
mouvements
assuré par un coussin d’air créé par la face 5
du bras
rotation du disque. Il faut donc s’assurer que
lors de l’arrêt de celui-ci, la tête ne se face 4
trouve pas au-dessus d’une zone de données,
mais au-dessus d’une zone spéciale, dite zone face 3 Bras porte têtes
d’atterrissage (landing zone). La surface du face 2
disque doit être absolument propre sous
peine de provoquer un atterrissage de la face 1
tête. C’est pour cela que les disques sont face 0
montés en salle blanche dans un boîtier
rotation
Fig. 4.23 : Disque dur à 4 plateaux
absolument étanche, l'infiltration de la moindre poussière pourrait provoquer un "headcrash" à savoir

un écrasement d'une tête sur un plateau (une poussière = 20 µ, un cheveu = 70µ).
Les disques durs sont caractérisés par leur capacité et par leur temps d'accès. De nos jours, le
temps d'accès varie entre 8 ms et 13 ms. La capacité des disques couramment livrés sur les machines
grand public comme les PCs varie entre 1 Go et 20 Go. La capacité d'un disque dur se calcule de la même
façon qu'une disquette sauf qu'ici on parle de cylindre au lieu de piste, (NC = nombre de cylindres)
Capacité = NC x NS x CS x NT
Un disque qui a 10 plateaux (20 surfaces = 20 têtes) subdivisés en 2000 cylindres de 100 secteurs
(de 512 octets) chacun a une capacité de 2000 x 100 x 0.5k x 20 = 2 Go.
4.6 LES INTERFACES DE GESTION DE DISQUES DURS
L'interface de gestion du disque dur permet au processeur d'échanger des données avec le disque
sans se préoccuper de la façon don les données sont enregistrées sur celui-ci.
4.6.1 Interface IDE (et ses variantes)

L'interface IDE (Integrated Device Equipement) est devenue le standard en vigueur (1997) dans la
gestion des disques durs sur les PCs. Cette interface utilise un câble de 40 fils pour gérer 2 disques, il
faut toutefois veiller à configurer un disque en maître et le deuxième en esclave pour ne pas avoir de
conflit d'adresse. Les disques IDE sont munis de jumpers prévus à cet effet.
Le contrôleur IDE utilise une technique astucieuse pour stocker plus d'information sur un disque. En
se basant sur la constatation que les secteurs des pistes situées sur le bord des plateaux on une
surface plus grande que les secteurs des pistes intérieures, alors qu'ils servent à stocker la même
quantité d'information (512 octets), l'interface IDE découpent les pistes extérieures en un nombre
plus grand de secteurs afin d'avoir une surface de secteur homogène sur tout le disque. Les
paramètres (cylindre/secteur/têtes) déclaré lors de la configuration du PC ne correspondent pas à la
réalité au niveau du disque. C'est le contrôleur IDE qui fait la conversion entre les deux formats.
Les cartes mère PC commercialisées de nos jours ont une interface IDE intégrée et offrent 4
connecteur pouvant piloter deux disques chacun. On peut donc brancher jusqu'à 8 disques durs.
4.6.2 Interface SCSI

Le standard SCSI (Small Computer System Interface) est une interface intelligente qui n'est pas
destinée seulement à la gestion des disques. On peut y connecter des périphériques SCSI de tout type
comme des streamer, des scanners, des imprimantes...
Un contrôleur SCSI peut gérer 8 périphériques (lui-même inclus), ce qui fait qu'on peut brancher 7
périphériques par contrôleur SCSI. Tous les périphériques sont branchés sur le même câble de 50 fils.
Des variantes de l'interface SCSI on fait leur apparition sur le marché comme le fast SCSI, le wide
SCSI et l'ultra SCSI et des versions combinées comme le FW et UW capables de gérer (15+1)
périphériques par contrôleur. Ceci sachant qu'on peut installer autant de contrôleurs SCSI qu'on a de
slots disponibles. Le bus SCSI peut fonctionner en synchrone et en asynchrone.
Avec les disques SCSI, on n'est pas obligé de déclarer les paramètres (cylindre/secteur/tête) lors
de la configuration de l'ordinateur, le contrôleur lui-même détecte et reconnaît le disque dur.
Un aspect intéressant est de pouvoir pour des raisons de sécurité utiliser deux disques pour stocker
la même information et pratiquer ce qu'on appelle du miroring entre le deux. Toute écriture se fait
simultanément sur les deux disques. Lors de la lecture, le contrôleur envoie une requête, et lit sur le
disque qui répond le premier. En cas de panne d'un disque, le deuxième continue à fonctionner
normalement.
Avec les nouvelle variantes du standard SCSI, on peut atteindre des taux de transfert de 80 Mb/s,
à condition toutefois d'utiliser des disques capables de pratiquer ces débits (problème mécanique de
balayage des pistes). Il est difficile de mesurer les performances de ce standard, on peut toutefois
constater que sur les machines PC, on réalise un gain de performance de l'ordre de 2.5 quand on passe
du Standard IDE au standard SCSI. Pour les caractéristiques techniques, les chiffres varient d'une
source à l'autre. Le tableau suivant peut être utilisé à titre indicatif,
IDE SCSI F-SCSI FW-SCSI U-SCSI UW-SCSI

Largeur 40 50 50 68 68 68
Taille donnée 16 8 16 16/32 16 16/32
Synchronisation Asyn Sy/Asy Syn/Asyn Syn/Asy Syn/Asy Syn/Asy
Débit mot/mot 10 Mo/s 5 Mo/s, Syn 10 Mo/s Syn 20 Mo/s Syn 40 Mo/s 80 Mo/s
Nb max de perif. 2 7 7 15 15 15
Tableau 4.1 : Quelques caractéristiques des interfaces IDE er SCSI
4.7 LES MEMOIRE OPTIQUES
Il s'agit de disques qu'on peut lire et écrire à l'aide d'un rayon laser.
4.7.1 Nomenclature
Le CD-ROM
Le CD-ROM ( Compact Disk Read Only Memory) est un disque optique à lecture seule. Les
données y sont inscrites par moulage lors de sa fabrication.
Le CD-R
Le CD-R (Compact Disk Recordable) est un disque de type WORM (Write Once Read many).
Le CD vierge est enregistré (une fois) par l'utilisateur à l'aide d'un graveur et peut ensuite
être lu sur un lecteur de CD-ROM classique.
Le CD-RW
Le CD-RW (Compact Disk ReWritable) est un CD réinscriptible que l'on peut utiliser un peu
comme une disquette.
4.7.2 Le CD-ROM
Les CD se présentent sous la forme d'un disque de 12 cm et de 1,2 mm d'épaisseur percé d'un trou
de 15 mm de diamètre. Le disque est réalisé dans une matière plastique transparente (polycarbonate)
sur laquelle les données sont inscrites par moulage lors de la fabrication.
L'élaboration d'un CD-ROM commence par l'élaboration d'un disque "mère" qui est percé de
minuscules trous de l'ordre du micron provoqué par échauffement local à l'aide d'un laser à haute
énergie. A partir de ce disque mère, on réalise une matrice dite père stamper (moule) qui sert à la
fabrication par pressage de très nombreux disques.
Après le moulage, La face gravée et recouverte d'une très fine couche réfléchissante en aluminium
puis d'une couche un peu plus épaisse d'un vernis protecteur sur lequel on imprime l'étiquette du CD.
couche protectrice
moule
inscription par sérigraphie
couche réfléchissante en aluminium
plastique transparent ramolli plastique après moulage
face de lecture
Fig. 4.24 : étapes de fabrication d'un CD-ROM
land pit
0.4µ
0.83µ 1.6µ
Fig. 4.25 : coupe et vue de face d'un CD-ROM
Les informations sont stockées sous la forme de pits (cuvettes ou creux)

et de lands (plats) à la surface du disque. La profondeur des pits est de
l'ordre de 0.12 µm. Les pits et les lands sont ordonnés le long de la seule et
unique spirale constituant la piste du CD. Cette spirale qui commence au bord
intérieur du CD et finit au bord extérieur a plus de 6 km de longueur.
4.7.3 Principe de lecture

Pendant la lecture d'un CD-ROM, un détecteur reçoit et mesure l'énergie
d'un rayon laser de faible puissance réfléchi sur la couche d'aluminium. Les Fig. 4.26 : vue de face
creux et les plats entraînent une différence de réflexivité qui sont mises en
valeur par le détecteur pour la reconnaissance des 1 et des 0.
La distance focale du rayon laser de lecture est ajustée pour que le
rayon focalise exactement sur les plats.
X Lors de la lecture d'un land, la lumière émise par le laser est réfléchie en
totalité, elle est captée par un photo-détecteur qui délivre un signal
électrique important.
X Lors de la lecture d'un pit, on peut noter sur Fig. 4.29 que le rayon laser
est réfléchi en partie par la surface du disque et en partie par le fond du Fig. 4.27 : piste en spirale
d'un CD
pit. En fait, la moitié de l'énergie lumineuse est réfléchie par la surface
du disque. La lumière réfléchie par le fond du pit parcourt une distance
supérieure à la distance parcourue par la lumière réfléchie par la surface.
disque
L'écart entre les deux trajets correspond exactement à la moitié de la
longueur d'onde du rayon Laser utilisé. Dans ces conditions, un phénomène focalisation
physique appelé interférence destructive se produit. Les deux rayons
lumineux s'annulent car ils sont en opposition de phase. Aucune lumière
collimateur
n'est réfléchie, la photodiode ne capte pas d'information lumineuse, et

délivre un signal nul ou quasiment nul. photodétecteur
On notera aussi qu'au niveau du pit, le rayon est défocalisé et une partie
de la lumière est dispersée et ne sera de toute façon pas arrivée sur le laser
photodétecteur. Fig. 4.28 : otique
Fig. 4.29 : lecture d'un CD-ROM
4.7.4 Codage de l'information

Au lieux d'utiliser les creux et les plats pour coder les 1 et les 0, on préfère utiliser les transitions
creux-plat pour coder le 1. On peut vérifier sur la figure ci-dessous que cette technique est de loin
meilleure à cause des différences de réflexion qui peuvent exister entre un disque est un autre ou une
zone propre et une zone sale d'un même disque.
Signal de sortie du détecteur
zone propre
zone sale
disque 2
disque 1 t
Fig. 4.30 : exemple de signaux lus sur un CD
X Les "1" logiques sont codés par une transition
X Les "0" logiques sont codés par un manque de transition
0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 1 1 1 1 1 0 1 0 1
Fig. 4.31 : codage de l'information sur un CD
4.7.5 Vitesse de rotation

La vitesse de rotation du disque est telle que la vitesse de déplacement de la tête de lecture sur la
piste soit constante (CLV) ce qui donne une vitesse de rotation variable qui diminue lorsque la tête se
dirige vers l'extérieur du disque (210 à 539 tr/mn pour les 1er lecteurs).
Pour augmenter le débit de transfert (150 ko/s à l'origine), on augmente la vitesse de rotation, on a
ainsi fait les lecteurs 4X, 8X, 12X, 24X, 32X, 48X, 52X. Mais pour des vitesses angulaires variant de
5000 à 12000 tr/mn, des problèmes critiques apparaissent et certains lecteurs récents sont revenus à
une vitesse angulaire fixe (CAV) ou à un système mixte
4.7.6 Le CD-R
Un CD-R est constitué de 3 couches :
une couche de plastique transparent constituant la face avant du disque
une couche constituée d'un colorant organique sensible à la lumière (cyanine ou phtalocyanine)
Une fine couche métallisée très réfléchissante en or ou en argent
une couche protectrice constituant la face arrière du disque
Pendant la phase de gravage, le faisceau laser est focalisé sur la couche organique, sa puissance est
ajustée à une valeur importante, la température de l'ordre de 250 °C provoque des réactions
chimiques dans le colorant, qui devient opaque. les zones ainsi "brulées" vont jouer le rôle des pits d'un
CD-ROM et les zones non "brulées" sont les équivalents des lands.
Fig. 4.32 : coupe d'un CD-R
A la lecture, la puissance du laser est ajustée à une valeur plus faible :
Les zones opaques empêchent la lumière d'arriver sur la couche réfléchissante, aucune lumière n'est
réfléchit. Le photodétecteur ne délivre aucun signal électrique
Les zones transparentes, laisse passer la lumière qui se réfléchit sur la couche métallique et revient
vers le photo-détecteur qui délivre un signal électrique important.
Le CD-R est compatible avec le CD-ROM, il peut être lu sur un lecteur de CD-ROM normal
4.7.7 Le CD-RW
La technologie de CD-RW est quasiment la même que celle du CD-R. Le colorant organique est
remplacé par un matériau qui est constitué d'un mélange de métaux (argent indium, tellure, antimoine).
Fig. 4.33 : coupe d'un CD-RW
Lors de l'enregistrement, le laser chauffe l'alliage au-delà de la température de fusion (Pwrite),

soit plus de 600°C. Puis, pendant un temps très court, la puissance du laser est baissée de façon à
atteindre une température inférieure à 200°C (Pbias). Ainsi traitée, la zone devient amorphe ou non
cristalline qui a la caractéristique d'être opaque et se comportera comme un pit. Les zones restées
cristallines correspondent aux lands.
Lors de la phase de réécriture ou d'effacement, la puissance du laser est ajustée à une valeur plus
faible, l'alliage est chauffé un peu au delà de 200°C, La matière subit un " revenu ", qui homogénéise la
disposition des cristaux et les oriente uniformément et les ramène à une structure cristalline
transparente.
4.7.8 Le DVD
Lorsque le CD-ROM est apparu, sa capacité de stockage paraissait très largement suffisante pour
les besoins de l'époque. Or le développement du multimédia a conduit les fabricants à développer un
support plus performant. Ainsi, en septembre 1995, plusieurs compagnies se sont regroupées pour
proposer le standard DVD (Digital Video Disc ou Digital Versatile Disc) .
Le DVD utilise la même
technologie que le CD-ROM. Les DVD-ROM CD-ROM
améliorations hardware et Diamètre 12cm (et 8 cm) 12 cm
software permettent de stocker Epaisseur 2 x 0.6 mm 1.2 mm
plus de données, de les lire plus Capacité 4.7 à 17 Go 650 Mo
rapidement tout en étant Espace interpiste 0.74 µ 1.6 µ
compatible avec le standard CD- longueur cellule 0.4µ 0.83 µ
ROM : un lecteur DVD peut lire vitesse linéaire 4 m/s 1.2 m/s
tous les formats de CD-ROMs. longueur d'onde 650 et 635 nm 780 nm
Quatre variantes son disponible : Modulation EFM plus 8 à 16 EFM 8 à 14
Simple face simple couche compression vidéo MPEG-2 MPEG-1
simple face double couches compression audio Dolby AC-3 5.1 canaux MPEG-1 à 2 canaux
double face simple couche
tab. 4-4 : comparaison CD-ROM et DVD
double faces double couches
Simple face simple couche : 4.7 Go double face simple couche : 9.4 Go
0.6 mm
0.6 mm
0.6 mm
0.6 mm
laser
laser
Simple face double couche : 8.5 Go double face double couche : 17 Go

0.6 mm
0.6 mm
0.6 mm
0.6 mm
laser
laser
Fig. 4.34 : les 4 variantes de DVD
Sur les versions double couches, la première couche est semi-transparente et le rayon laser focalise
soit sur la première soit sur la deuxième.
La compression MPEG-2 permet de stocker plus de 2h de vidéo (133 mn) sur un DVD simple face
simple couche ce qui est suffisant pour la plupart des films du marché. Plusieurs pistes audio sont
disponibles ce qui permet par exemple de proposer des films avec plusieurs langues.

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Cours

1 LES FAMILLES DES CIRCUITS LOGIQUES ......................................................................................................5

1.6.6 Familles Low voltage........................................................................................................................ 27

4 LES MEMOIRES ...................................................................................................................................................... 58

1 LES FAMILLES DES CIRCUITS LOGIQUES

Une famille logique est caractérisée par ses paramètres électriques :

• La plage des tensions d’alimentation et la tolérance admise sur cette valeur,

1.2 NOTATIONS (ABREVIATIONS DE TERMES ANGLO-

Fig. 1.1 : Illustration de la nomenclature

1.3 MODEL FONCTIONNEL SIMPLIFIE D'UNE PORTE LOGIQUE

Fig. 1.2 : model fonctionnel d'une porte logique

1.4 NOMENCLATURE COMMERCIALE DES CIRCUITS

o Exemple : SN – Circuit standard sans spécification particulière

7. Function : c'est le numéro du circuit proprement dit

1.5 FAMILLE TTL (TRANSISTOR TRANSISTOR LOGIQUE)

1.5.1 Variantes de la famille TTL

1.5.2 Alimentation et température de fonctionnement :

1.5.3 Série TTL standard

Fig. 1.3 : Porte Nand SN7400

VOH = 5 - 1.6k IB3 - 0.6 - 0.6 ≈ 3.8V

(a) (b) (c)

Fig. 1.4 : fonctionnement et caractéristique de transfert d'une porte 7400

1.5.4 Niveaux logiques de la famille TTL Standard

De la caractéristique de transfert précédente, on peut déduire les valeurs suivantes :

1.5.5 Immunité au bruit :

Comme la tension d'entrée

ΔVNL = 0.8 -0.4 = 0.4 V

ΔVNH = 2.4 - 2 = 0.4 V

L'immunité au bruit est donc : ΔVN = 0.4 V

1.5.6 Courant d'entrée Ii de la porte standard Vcc=5V

1.5.6.1 Courant d'entrée à l'état bas IIL

1.5.6.2 Courant d'entrée à l'état haut IIH

portes qui lui sont connectées ou par une éventuelle charge

1.5.7.2 Courant de sortie à l'état haut IOH

VOHmin. Les constructeurs recommandent la valeur : D3 IOH Voh

1.5.8 Sortance (Fan out)

1.5.9 Courant de court circuit

1.5.10 Courant d'alimentation et puissance consommée

1.5.11 Temps de propagation Entrée

tPHLtyp = 8ns tPHLmax = 15 ns

Fig. 1.9 : Temps de propagation

1.5.12 Portes à sortie collecteur ouvert (OC : Open Collector)

la polarisation de Q4 par une résistance de tirage à VCC (pull Vi1 Q2 Vo

externes quand la tension et le courant de sortie d'une porte D1 D2 R3

Une deuxième application de ces portes est la Vcc

1.5.13 Porte à sortie 3 états (tri-state)

Le schéma de la figure Fig. 1.14 montre le principe

- VB4 = 0.2V Î Q3 bloqués

La sortie est donc isolée, = haute impédance..

Fig. 1.14 : Porte Nand Avec sortie 3 états

1.5.14 Porte à entrée Trigger de Schmitt

1.5.14.1 Retardateur d'impulsion

Fig. 1.16 : retardateur d'impulsion

1.5.15 Variante TTL Schottky ou TTL-S

La diode Schottky est une diode à jonction métal semi-conducteur, elle

1.5.16 Variante TTL Low Pwer Schottky ou TTL-LS

les deux tableaux" de la consommation et de la Q3

caractéristiques de la série TTL-Standard, pour

La caractéristique de transfert est illustrée sur la figures D1 et D2 (du constructeur) et la

Voici les valeurs typiques des courant de la famille TTL LS :

1.5.17 Variantes TTL avancée AS et ALS

1.5.18 Variante TTL-F ou TTL Fast

1.5.19 Performances typiques de la technologie bipolaire