Electronique Numérique

Résumé du cours

Version 1.3 (25 octobre 2006)

Par Jonathan Verlant-Chenet

Table des matières

CHAPITRE 1.
1. 2. R APPELS
2.1. 2.2. 2.3. 2.4. 2.5.

C AR ACTERI S AT IO N DE S C IRCU IT S LOG IQUE S . . . . . . . . . . . . . . . . . . . . . 1
.................................................................................. 1

SUR LES IMPULSIONS LOGIQUES ......................................................................... 1 DE CARACTERISATION

C RITERES

Temps de propagation.......................................................................................... 1 Marges de bruit .................................................................................................... 1 Sortance ............................................................................................................... 2 Puissance dissipée................................................................................................ 3 Facteur de mérite ................................................................................................. 3

CHAPITRE 2.
1. 2.

F AM IL LE S L OG IQUE S B I PO L A IRES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

D IODE L OGIC (DL) ................................................................................................. 4 D IODE & T RANSISTOR L OGIC (DTL)............................................................................. 4
2.1. 2.2. 2.3. Porte NOT ............................................................................................................ 4 Porte NAND .......................................................................................................... 4 Temps de propagation.......................................................................................... 5 Porte NAND .......................................................................................................... 6 Porte inverseuse ................................................................................................... 6 TTL Open Collector............................................................................................... 7 Variantes.............................................................................................................. 8

3.

T RANSISTOR & T RANSISTOR L OGIC (TTL) ...................................................................... 6
3.1. 3.2. 3.3. 3.4.

4.

E MITTER C OUPLED L OGIC (ECL) ................................................................................. 8

CHAPITRE 3.
1. LE
TRANSISTOR

F AM IL LE S L OG IQUE S M OS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
MOS .............................................................................................. 9

1.1. 1.2.

Structure interne .................................................................................................. 9 Principe de fonctionnement .................................................................................. 9
SIMPLES

2. 3.

C IRCUITS
3.1. 3.2. 3.3. 3.4. 3.5.

NMOS
DE BASE

ET

PMOS (RTL)................................................................... 10

C IRCUITS CMOS

....................................................................................... 11

Principes et portes de base ................................................................................. 11 Caractéristique d’un inverseur ............................................................................ 11 Marges de bruit .................................................................................................. 11 Protection à l’entrée et consommation ................................................................ 12 Temps de propagation et sortance dynamique .................................................... 13
DERIVES

4.

C IRCUITS
4.1. 4.2. 4.3. 4.4.

................................................................................................ 13

Etage de sortie CMOS 4000B............................................................................... 13 Sortie à 3 états : Tristate .................................................................................... 13 Sortie à drain ouvert ........................................................................................... 14 Entrée à hystérèse (trigger de Schmitt)................................................................ 14

5.

P RECAUTIONS ..................................................................................................... 14

.............2....... ............................. ....... ...... . ............. 23 DE MICROPROCESSEURS . 1... ...... 3..........3...3....... .................... .. .... . .... ............................. .......... . ........ .................................................................... ............... ..... ........................ 26 ......................... C ATEGORIES I NTRO DUCT IO N AUX µ P .................. .................... ....................................................... 20 A une constante de temps ............ .............. .... ..... 24 Horloge .......................... ............... 3.... 18 Registres à décalage ...... ...... ... . ...... ...... ....................... 1...1............ ............... ............ 26 ............ ................................. ...... . ............... .......... 24 I NTRODUCTION ..... . M ULT I VI BRA TEUR S ..... . 3....... ...... ....................... .....2.... M EMOIRE 3.......... 19 Monostables réalisés à l’aide de portes.. 2....3.... .............. ................. ............................................. ......... .... ........................ .... ............. ................... . .............. ........ ........................................1..... ......................... .. .... ............. .................... ...... 1................................ ................ ......... 26 Aspects temporels ...... .. ............... .... 20 3........................................................ ..... ............... RESET ......... ................ . ..................... ....................... ...1........ .. 3.. ....... ........................ 16 R-S ...... ............ . ............ I NITIALISATION D ’ UN µ P 2.......... ........... 26 Conclusion ... ........... . 16 J-K ..... ......... 24 Schéma bloc simplifié ...... Aspects qualitatifs ..... ....... ........... ... .................. .2..... .... 21 2. .................................................................. .......2........................... ... ....................... .. ............ ............. ......... ......... ............ .... ...... 2.2.......... 1................ ....... .. .... 23 CHAPITRE 7... ........... C IRCU IT S D E SELEC TI O N ......1. ......... ............. ........ 24 OU 2... 1...... ....................... A STABLES ............................... . ........... . ............ 26 PROGRAMME ... 20 A deux constantes de temps.. ... ............. ..... ............ 26 .......... ...... 19 2...... ........ 1.............. 22 M ULTIPLEXEURS .... 24 Alimentation ... 1........................... 1........... 19 Rappels sur le RC ........ 22 D EMULTIPLEXEURS .................. ... ......... ..................... .................. 2....... .........2........ ..... .......... ............. ....1. ..... ........................................ ............ ................. ... ... ..................... ...... .... ............. 1...... 2................. ...... ............ .. 21 Le 555.. ............. .................. ............ ........... ..... .. .......... D-Flip-Flop et Toggle ....... ............ ......... ................. ....... ..... ............................ .... ......... ................................ .............CHAPITRE 4... 22 D ECODEURS ............ 1......... ........ 1................... 17 Compteurs synchrones et asynchrones .......... ...... ....... ........... M ONOSTABLES ................... ......... 16 B ISTABLES .......... ............................ ................... .... .......5.................................. ............. 23 P RELIMINAIRES ..1... ...... ...... ........ ........ ........................ ............ CHAPITRE 5................... .... ............... 1.......... . ........... . ......... ............................. ....... LA F AMILLE 8051 .. . ........................ ........ 26 3................................3.4.. ..... .. 22 CHAPITRE 6... .................... . ............... ........... .. . ....... 16 D-Latch...... . .... 3...... 3... . ........ ....

Temps de propagation Il est impossible que l’entrée fasse varier la sortie instantanément : il existe un temps de propagation. ayant les niveaux logiques HI et LO pendant un certain temps tw. on est soit dans un état incertain. • Amplitude : imparfaite car o les niveaux logiques s’écartent des niveaux idéaux car aucun transistor ne sature parfaitement o il y a du bruit (négligeable) et des parasites (couplage capacitif. Rappels sur les impulsions logiques L’impulsion logique idéale est une impulsion rectangulaire à flancs infiniment raides. on pose un minimum pour l’état HI (ViH) et un maximum pour l’état LO (ViL).2. En pratique. Critères de caractérisation 2. Les niveaux réels s’en écartant. En-dehors de cela. Caractérisation des circuits logiques 1. On note tPLH le temps de propagation LO/HI et tPHL le temps de propagation HI/LO 2.CHAPITRE 1. inductif et électromagnétique) o les transitions propres du circuit créent des dépassements. Marges de bruit Il existe une certaine tolérance au niveau des tensions : V HI pour l’état HI (5V) et V LO pour l’état LO (0V). soit dans un état où le circuit Electronique Numérique | Chapitre 1 : Caractérisation des circuits logiques 1 . ce temps de transition tt est donné par la moyenne des deux. à des phénomènes de réflexion sur les lignes de transmission. Sachant le temps de montée t r et le temps de descente tf.1. des creux et des oscillations liées aux circuits oscillants (L de connexion. les transistors ont deux imperfections : • Flancs : ils doivent charger les capacités parasites du circuit logique. C d’entrée). et à des couplages R ou C internes 2. et ce pendant un certain temps de transition.

on obtient la courbe ci-contre. et la sortance utile est la valeur minimale entre F LO et FHI. Il existe un minimum d’énergie qui est le pire des cas et qui détermine le seul dynamique de bruit Vth. si un transistor délivre un courant i. Electronique Numérique | Chapitre 1 : Caractérisation des circuits logiques 2 . qui doivent être tels que ⎨ ⎪ VoL < ViL ⎩ (sinon on risquerait d’arriver à des états incertains). et allonge la transition. En effet. le constructeur garanti un certain niveau à la sortie ⎧ VoH > ViH ⎪ (VoH et VoL). dégradant le niveau logique qui pourrait passer sous ViH.min. tandis que si elle est grande. Des parasites se rajoutent avec une impulsion d’amplitude VN et de durée tpN. où Vth est la tension à laquelle le parasite fait transiter le circuit (THreshold). IiL • Sortance dynamique Il s’agit toujours du nombre de circuits connectables à la sortie mais il faut ici avoir des temps de transitions et des niveaux corrects. on a une asymptote horizontale (immunité statique au bruit). Les parasites ont en effet souvent la forme de brèves impulsions qui peuvent faire transiter le circuit. de sorte qu’on ait V oL.3. On remarque que plus la source de tension est parfaite (R 0 tend vers 0). dt augmenter C (parasite) diminue la variation de tension. • Dynamique : on fait ici entrer en jeu les transitions. A partir de cela. alors la sortance statique est I définie par : FHI = oH (nombre de sorties connectables IiH à la sortie en HI). la cause a disparu avant d’avoir provoqué un effet (marge dynamique élevée). On a. définissant des marges (Noise Margin) de bruit ci-contre (NML et NMH). Il existe donc un courant maximum délivré par une sortie à l’état HI (I oH) lié à une tension acceptable (V oH). et si le courant entrant est inférieur à IoL. plus l’impulsion doit contenir d’énergie pour provoquer le basculement. On voit que si l’impulsion est très courte. C’est l’augmentation des temps de transition dv qui va déterminer la sortance. 2. selon i = C . le niveau maximum garanti de sortie à l’état LO si l’entrée du circuit est un niveau normal. Si on fixe cette amplitude et qu’on fait croitre tpN. de I même : FLO = oL . L’autre graphique représente l’énergie EN dissipée par l’impulsion dans R0. Soit le circuit logique ci-contre alimentés par une tension mettant son entrée en LO.logique fume (des circuits de protections sont alors utilisés). Sortance • Sortance statique Le courant consommé par la charge engendre une chute de tension sur R0. on définit des marges de bruit statique et dynamique : • Statique : si on applique un signal correct à l’entrée. Le même raisonnement s’applique pour le niveau LO. Si chaque circuit de sortie consomme IiH.

HI et transition) et le pourcentage moyen de temps dans ces trois états.mW = pJ] Electronique Numérique | Chapitre 1 : Caractérisation des circuits logiques 3 .4.5. Ce sont des circuits capables de délivrer des courants entre 20 et 100 mA. Ces deux termes sont regroupés dans le facteur de mérite : M = tp Pav [ns. afin de communiquer avec le monde extérieur (nécessitant un courant plus important).On voit sur le schéma ci-contre que la charge 50pF (càd 10 charges de 5pF en parallèle) en rouge est la limite acceptable pour des transitions de 200ns. 2. Puissance dissipée On calcule la puissance en se basant sur les courants moyens dans les trois phases (LO. 2. ainsi que par la consommation d’énergie. Les logiques bipolaires ont une consommation statique (LO/HI) importante et peu de consommation dynamique (transitions). On utilise aussi des buffers en tant que dernière porte. C’est l’inverse pour les logiques CMOS. Facteur de mérite L’efficacité se mesure par le temps de transition et de propagation.

On remarque bien dans le premier schéma que. la diode correspondante devient passante et un courant vient apparaître en même temps qu’une chute de potentiel dans R.SAT = 0. on obtient une porte NAND. cela laisse une marge statique de 0. La coupure étant assurée à 0. Porte NOT Le circuit ci-contre permet d’inverser le niveau logique. Porte NAND (la porte du slide 25 a l’air d’être un NOR. De tels circuits en série sont cependant bien puants étant donné qu’ils dégradent le signal de sortie petit à petit (cicontre. si une des tensions vient à être HI. On verra plus loin quelle est la manière de dimensionner le transistor pour assurer la saturation. càd HI. Dans le deuxième schéma. En rajoutant un AND de type DL à l’inverseur DTL. Diode Logic (DL) La logique à diodes permet de faire des fonctions élémentaires telles que ET et OU. De plus.1 à 0. Le transistor est coupé avec une entrée LO (la sortie est donc en HI car RC devient superflu) tandis qu’il est saturé avec une entrée HI (la sortie est donc en LO à cause de la chute de tension en RC).4V. ce qui est faux).2V. Electronique Numérique | Chapitre 2 : Familles logiques bipolaires 4 . La sortie V 0 est donc LO. si une des trois tensions devient LO. une concaténation de ET avec un LO en entrée pourrait donner un HI en sortie. à partir d’un BJT-EC avec RC et LO=0V. les circuits DL ne permettent pas de créer d’inverseur. que l’on peut augmenter en mettant une diode à l’entrée du BJT (elle augmente ViL d’une valeur V*. mais sans être plus sûr que ça). soit au total 1V).6V et la tension de saturation avoisinant en général 0. 2. 2. HI=VCC. et la tension V0 est la tension au bornes de R. Familles logiques bipolaires 1. la diode correspondante devient passante et il circule un courant dans R.1.3 V). Cette saturation n’est cependant pas une tension totalement nulle (VCE.2. on a besoin d’un niveau d’entrée maximum ViL correspondant à la tension de seuil V* de la jonction BE (0. Pour assurer la coupure. Diode & Transistor Logic (DTL) 2.6V).CHAPITRE 2.

3. Electronique Numérique | Chapitre 2 : Familles logiques bipolaires 5 . A ce courant s’ajoute les n courants des diodes d’entrées passantes : n VCC − VCE.6V.On voit ci-contre comment sont les différents éléments selon les états logiques. Voyons comment se comporte la sortance selon l’état : • Etat HI : les n courants de fuite provenant des circuits aval s’ajoutent au courant de fuite iCBr du transistor T1. • Etat LO : la sortance est beaucoup moins bonne. qui est coupé. où la sortie Vo monte lorsque l’on effectue un échelon descendant de Vi.SAT V V V β 1 n β CC > CC + n CC ⇒ > + ⇒ RB RC RB RB R C RB n<β− RB RC Pour augmenter la sortance.SAT > + n CC RB RC RB provenant de T1 VCC VCC provenant des sor tances ⇒ V∗ VCE.SAT RC .SAT − V∗ RB . puisqu’elle ne peut drainer le courant de base vers la masse pour forcer le LO. Ainsi. on voit apparaître un délai entre le flanc négatif de la tension d’entrée du BJT et le moment où iC commence à diminuer : c’est le temps de désaturation t sat. pour être en saturation. Comme les courants de fuite sont de l’ordre du µA. une entrée non connectée est vue comme un HI. car T 1 doit véhiculer son propre courant de saturation VCC − VCE. c’est-à-dire β V − VCE. il n’y a pas trop à s’inquiéter. il faut que βiB > iC .SAT − V ∗ VCC − 2V∗ VCC − VCE. 2.SAT = 250mV). La commutation n’est pas instantanée. Si on veut avoir un niveau logique VoL meilleur. il faut donc un temps de propagation moins bon. la tension de sortie est dégradée par la chute de tension de tous ces courants de fuite sur RC. il existe une constante de temps τ = βR CCCB (CCB étant le condensateur parasite interne de la jonction CB).SAT = 0. Dans un circuit DTL. Si le transistor est nettement mieux saturé (VCE. Temps de propagation Prenons RC telle que VCE. il faut disposer de transistors à gain plus élevé et l’on a intérêt à augmenter RC. On voit sur la droite de charge page précédente que. On observe la courbe ci-contre.

ce qui est insuffisant pour activer T6). Porte inverseuse Si on trace la caractéristique de transfert Vo(Vi) d’un inverseur TTL. Transistor & Transistor Logic (TTL) 3. on observe bien sur les schémas ci-contre que c’est le cas. les jonctions BE sont coupées : on peut les voir comme des diodes telles que VAK ⎛ ⎞ ⎜ ⎟ = VEB = VB − VE = ⎜ VCC − RB iB ⎟ − VCC < 0 ⎜ ⎟ très faible courant de fuite ⎠ ⎝ Le courant passe donc par le collecteur et on calcule RC de manière à saturer le transistor de sortie.7V (évite un trop grand courant d’émetteur à l’entrée).4V . Porte NAND On remplace ici l’étage d’entrée par un transistor multi-émetteur. On a donc 0. dans le premier cas. n’empêchant plus T6 d’être actif. Si une des entrées est dans l’état LO. Electronique Numérique | Chapitre 2 : Familles logiques bipolaires 6 . donc on se base sur les cas les plus défavorables. Pour augmenter la sortance du TTL. En effet.9V à l’entrée de T6. et si on pose ViH = 2V .8V .7V supplémentaires à l’entrée de T4 (à nouveau VBE = V* pour T 4). le courant active T4 qui fait circuler du courant dans T 5. 3.2V. Cette porte étant censée ne fournir une sortie LO que lorsque les deux entrées sont HI. La puissance dynamique est négligeable. ce qui définit des marges de bruit statiques de 0. c’est-à-dire de l’ordre de 10mW. qui est coupé et a donc une tension VCC en sortie.4V.2. La résistance au collecteur de T 4 est choisie pour qu’il y ait 0. également activé. Les sortances à l’état HI et à l’état LO se calculent dans les conditions ci-contre. on peut garantir VoH = 2. le courant circule dans les émetteurs et les transistors T4 et T5 sont coupés. La consommation statique est la moyenne des puissances consommées sur les deux états HI (iCCH = 3mA) et LO (i CCL = 1mA) avec une alimentation VCC=5V. on va rajouter un étage amplificateur à la sortie : le totem-pole (composé d’un transistor pull-up pour les transitions LO-HI et un pull-down pour les transitions HI-LO). on peut garantir VoL = 0.8V à l’émetteur au lieu de 0.1. on observe une dispersion importante. et on trouve dans les deux cas une sortance de 10. tel qu’aucun courant ne peut circuler à travers T6 étant donné la diode présente à son émetteur (donnant 0.4V . qui est donc la sortance de la famille TTL.3. Dans le cas où les entrées sont HI. fournissant une tension de 3V (=HI) à la sortie. Pour ViL = 0. alors la jonction BE correspondante est passante et aucun courant ne passe dans le transistor T 2. tandis que les diodes reliant les entrées à la masse vont écrêter les tensions d’entrée à -0.7V à l’entrée de T5 (VBE = V*) et 0. Dans la partie droite. pour créer une porte NAND. La résistance de 130 Ohms sert à limiter le courant circulant tout à droite dans T6.

TTL Open Collector En supprimant T6. on réalise une fonction ET (WIRED-AND).max − VoH ≥ Rpu (N1IOH + N2IiH ) ⇒ VCC. 3.3. alors Rpu voit comme courant la somme des courants provenant des N 1 et des N2.max Rpu IoL − N2 IiL entrées aval • Si maintenant. on a donc : VCC. La chute de potentiel aux bornes de R pu doit être telle que VoH ≤ VCC. Si un de ces circuits est LO. Calculons une valeur pour Rpu : • Soit N1 TTL Open Collector connectés ensembles (WIRED-AND) à N2 entrées TTL. En plaçant une résistance pull-up commune à la sortie d’ANDs. On obtient une transition HI-LO (pull-down) plus rapide que la transition LO-HI (pull-up) car T6 et la résistance de 130 Ohms limitent le courant.max ⇒ Rpu ≥ CC. Il y a donc un compromis à faire. On utilise souvent ce principe pour attaquer une entrée logique active à l’état LO par plusieurs sorties (actives à l’état LO aussi). Si on fait la même chose avec des NAND. Le collecteur ouvert est également pratique pour changer de niveau logique (on doit cependant avoir une tension aval n’excédant pas la tension d’avalanche de T5. toutes les sorties sont HI (cas le plus favorable).Il existe une légère dissymétrie entre les deux temps de transition.max − VoH N1IOH + N2IiH . et on obtient donc l’équivalent d’un AND unique portant sur toutes les entrées.max ≤ −Rpu (NIOH + N2IiH ) 1 ⇒ VCC. on obtient l’étage à collecteur ouvert (Open Collecteur). le courant IoL ne peut alors dépasser V − VoL ??? V − VoL IoL ≤ N2 IiL + CC. La fonction pull-up sera remplie par une résistance extérieure parce que le courant requis par une entrée TTL à l’état HI est très faible (courant de fuite). car on a besoin d’une faible impédance pour réaliser un niveau VoL acceptable avec la sortance voulue. Si une entrée devient active (LO).max − VoL IoL − N2 IiL ≤ Rpu ≤ VCC. l’IRQ (Interruption Request des CPU) devient aussi active (LO) : c’est un WIRED-OR. ce qui est le cas le plus défavorable point de vue du courant. on doit tenir compte de C L (entrées en aval et capacités parasites entre les pistes de connexion et la masse) qui ralentit la transition. et une entrée ne consommant pas un courant trop important à l’état HI). En effet.max − Rpu (N1IOH + N2IiH ) chute de potentiel ⇒ VoH − VCC. du courant va passer de VCC vers T5. Si on prend la valeur inférieure. la consommation sera maximum mais le pull-up sera plus rapide. La sortie émetteur ouvert n’existe pas. Electronique Numérique | Chapitre 2 : Familles logiques bipolaires 7 . la sortie est l’inversion de la somme de produits (AND-OR-INVERT). Lors des transitoires.max − VoH N1IOH + N2IiH ≥ Rpu Au final.

on pourrait laisser une entrée « en l’air ». Electronique Numérique | Chapitre 2 : Familles logiques bipolaires 8 . mais la sortie n’est pas un niveau compatible avec une entrée ECL (il faut un étage supplémentaire en émetteur-suiveur). on vérifie que T4.3V et ne stocke pas de charges minoritaires en conduction (coupure plus rapide).3. que laisser une entrée à 1 (HI) suffirait. ou encore Tristate. Ce genre de famille est réservée pour des circuits à hautes performances comme les super-ordinateurs des années 70-80.75 pour LO). T5 (jonction BE passante) et T 6 (diode à côté de G passante) sont coupés. si on veut transformer un NOR en inverseur. la diode vient passante et dérive le courant pour maintenir le transistor faiblement saturée (V CE.SAT > 0. Emitter Coupled Logic (ECL) La structure est ici du même type que les ampli différentiels. Le temps de propagation est très faible (1ns) car la logique est non saturée et optimisée (facteur de mérite important).9 pour HI et -1. mais elle serait trop sensible au bruit. pour une résistance de l’ordre de 1k.4. Si on place G à l’état HI. Pour un niveau HI. Ainsi. mais on augmenterait CL. Variantes • Si on veut convertir un NAND en inverseur. et la borne de sortie a donc une impédance élevée vis-à-vis de la masse et de VCC. On pourrait relier l’entrée inutilisée à l’autre entrée. Pour ce faire. c’est en LO qu’il faut laisser une entrée : on la relie donc à la masse via une basse impédance. 4. On voit ci-contre un OR. il sature le transistor correspondant et coupe l’autre.3V). Lorsque VCE atteint 0. si on augmente iB1. VCE baisse et approche la saturation. Par contre. Maintenant. On va donc relier l’entrée inutilisée à VCC. on atteint la limite ViL et la résistance pull-down ne met plus l’entrée au niveau LO acceptable : la notion de résistance pull-down est donc peu utile en TTL. • Sortie Tristate : on ajoute ici une entrée G (Gate) ou OE X 0 0 1 1 X 0 0 1 1 Y 0 1 0 1 Y 0 1 0 1 NAND 1 1 1 0 NOR 1 0 0 0 (Output Enable) qui permet de définir un troisième état dit « haute impédance » (HiZ).3V. Ce tristate permet la création de bus dans lesquels les lignes de connexion peuvent être partagées entre plusieurs dizaines de circuits. ces familles disposent d’une faible immunité au bruit. qui présente une tension de seuil de 0. Cependant. • TTL Schottky : On place ici une diode de Schottky entre B et C. et les niveaux logiques sont moins écartés (-0. on voit dans la table de vérités ci- contre.

La région de substrat entre S et D est recouverte d’une couche d’oxyde de Si (SiO 2) isolante. il ne peut y avoir une excitation suffisante permettant des vaet-vient des électrons depuis la source vers le drain (je décline toute responsabilité quant à une mauvaise interprétation de cette phrase). est aussi appelé transistor à effet de champ. dont le fonctionnement est basé sur la modulation du courant par des effets électrostatiques (c’est-à-dire le principe simple d’une capacité). le courant de drain traversant le MOS est nul. Ainsi. si la tension est suffisamment élevée. 1. ce qui fait que. je vois mal comment on pourrait comprendre ce chapitre :) Ce paragraphe est donc tiré du cours d’Electricité Appliquée de M. reliant S et D (d’autant plus large que le potentiel de grille est élevé). Le transistor MOS Si on ne nous explique pas comment fonctionne un transistor MOS. Electronique Numérique | Chapitre 3 : Familles logiques MOS 9 . Par contre. De manière générale. schéma). l’ensemble grille-oxyde-substrat va se comporter comme un condensateur et il va s’accumuler des charges positives en G. pour Metal Oxyde Silicon Field Effect Transistor. et des charges négatives endessous de l’oxyde (provenant de S et D). elle-même recouverte de métal : c’est la grille G. Le champ électrique transversal va repousser les trous majoritaires du substrat. Familles logiques MOS 1. une partie qu’il n’avait pas vue au cours. 1. A tension nulle. on va avoir une mince couche N. Principe de fonctionnement En l’absence de stimulation à l’entrée G. appelée zone d’inversion.CHAPITRE 3. la jonction GS peut être polarisée en direct mais la jonction GD sera alors polarisée en inverse. Structure interne Le transistor MOSFET. le substrat constitue une 4ème électrode qui peut être indépendamment polarisée. Robert. Un seul type de porteur intervient : les porteurs de charges majoritaires. si on polarise la grille. Le transistor porte le nom correspondant au type de la source et du drain (cf. agrandissant la zone de transition et empêchant donc le passage du courant.2. La structure interne est représentée ci-contre : on implante un substrat (bloc de Si) deux régions de type opposé (source et drain) et recouvertes par du métal (connexions avec l’extérieur).1.

le fonctionnement est largement indépendant de la tension d’alimentation. la commutation HI-LO (en sortie) est plus rapide dans ce cas-ci : au moment da la commutation. 2. presqu’aucun courant ne passe de D à S (de M 1). le rétrécissement est compensé par une accélération des charges.TH en-dessous duquel le transistor n’est pas passant (il varie alors de quelques dixièmes de volts à quelques volts). comme si R D était plus faible. ni donc de D à S (de M2). donc la chute de tension est plus importante. La seule chose qui change est le signe de VDD. qui sont plus petits). ci-contre). le courant ID est faible et RD énorme par rapport à une résistance fixe de 100k. Electronique Numérique | Chapitre 3 : Familles logiques MOS 10 . on va approfondir le canal du côté de la source et le rétrécir du côté du drain. le courant de drain devient indépendant de VDS : on est dans la zone de pincement. VDS2 est proche de VDD. Lorsqu’on arrive au point VDS=VGS. ce qui se voit sur les portes ci-contre. et sont faciles à fabriquer. pour un inverseur ci-contre avec un HI à l’entrée. On voit sur le schéma ci-contre comment se présenterait l’inverseur dans le cas d’un PMOS. Les logiques MOS ont un facteur de mérite très élevé. On a donc formé une résistance non-linéaire nettement plus élevée à tension (ou courant) faible (cf. et Vo descend plus vite. Il existe cependant un seuil VGS. puisqu’ici le substrat est constitué de charges N. mais cette résistance serait 100 fois plus grande que le transistor. Dans le cas d’une entrée HI. Par contre. Cependant. Lorsque l’entrée est LO. On va donc remplacer cette résistance par un NMOS jouant le rôle de résistance variable. le MOS présente une zone ohmique (et donc de saturation) beaucoup plus large (limitée par VDS=VGS). La logique NMOS est plus compacte (moins de transistors. on devrait avoir une résistance de 100k à la sortie pour avoir un V oL acceptable. Circuits simples NMOS et PMOS (RTL) En comparaison avec le BJT.Si maintenant. on polarise le drain. et pour toutes les valeurs VDS plus grandes que VGS. on voit donc par la caractéristique ID(VDS) ci-dessus que VDS2 est proche de 0 (RD est donc équivalente à une grande résistance). De plus.

Un autre avantage des CMOS est un principe de fonctionnement indépendant de V DD dans une large gamme. Cela nous donne ViL = 1. en réalité optimisées (VoH = 4. Tout se passe donc comme si on avait un diviseur résistif composé de deux résistances variables commandées par la grille.5V également. si la grille est à 0 (disons 0V). On voit ci-contre quelques exemples pour les portes NOT. VoL = 0. Si celle-ci a une tension de 2. 3. en rajoutant une sécurité supplémentaire.2. soit 2. si la tension de grille est à 1 (disons VDD).1. ou inversement). Pour les PMOS (transistor avec une boule inverseuse à la grille).3. et on verra par après qu’elle a beaucoup plus d’avantages par rapport à celle de la famille TTL. La caractéristique est donc parfaitement symétrique. Pour un NMOS. ce qui est très intéressant. Ceci donne donc un certain nombre de jonction PN représentées par des diodes ci-contre. 3. Circuits CMOS de base 3.5V. Marges de bruit On prendra les limites d’entrées là où les pentes sont unitaires. Par contre. contrairement aux TTL. Les marges de bruit statique sont donc de 1. Caractéristique d’un inverseur La caractéristique Vo(Vi) ci-contre nous indique une quasi idéalité des CMOS pour les niveaux logiques : lorsque la tension d’entrée est basse. Le principe de ces CMOS est le suivant. ce qui nous donne les limites de sortie.95V.5V. la sortie sera la moitié de VDD. le transistor est coupé et toutes les portes G.05V).3.5V et ViH = 3. On repère aussi deux BJT : un NPN et un PNP.45V. alors le transistor est actif et on peut remplacer le transistor par un fil entre D et S (la tension de D se voit donc reportée en S. le principe est le même en inversant les rôles de 1 et de 0. le PMOS supérieur est conducteur (on remplace le passage D-S par une résistance nulle) et le NMOS est coupé (passage D-S remplacé par une résistance infinie). NOR et NAND. D et S ne sont plus liées : ce sont des circuits ouverts. Electronique Numérique | Chapitre 3 : Familles logiques MOS 11 . qui n’intervienennt pas dans les conditions normales mais qui passent en conduction et font tout pèter (= Latch-up) dès qu’on excède la tension d’alimentation prescrite. Principes et portes de base L’idée du CMOS (Complementary Metal Oxyde Semiconductor) est d’associer 2 transistors PMOS et NMOS avec un substrat et une grille communs.

la caractéristique est symétrique. avec Ci = 2Q TR considéré VDD comme un condensateur virtuel rajouté en parallèle. puisque l’un des transistors est coupé et le circuit aval a une résistance d’entrée élevée (c’est un des principaux avantages des CMOS). C’est le principal défaut des CMOS. on voit donc que les niveaux sont quasi idéaux. puisqu’en dynamique.On se rend compte que les marges de bruit statiques sont proportionnelles à VDD. On observe aussi que les marges de bruit dynamique augmentent avec VDD. Ci-contre. VDD+0. bascule à V DD/2. et en ajoutant la puissance statique qui est négligeable. et donc le tp. l’alim délivre un double courant transitoire : un courant interne traversant les deux transistors et un courant de charge des grilles aval. On a toutefois tendance à réduire la tension d’alim pour utiliser des transistors plus petits et réduire la consommation. on a besoin de circuits de protections. et on regarde à chaque fois la valeur de V th. La transition LO-HI ci-contre montre qu’au basculement. Plus ce temps est court. Protection à l’entrée et consommation Les grilles étant sensible au claquage. cas le plus défavorable sur lequel on se basera pour définir la marge de bruit.7] et la résistance permet de protéger ces diodes d’un courant trop important. En multipliant cette énergie par la fréquence f de l’horloge.4.min et le Vth. Ceci va cependant diminuer fortement l’impédance d’entrée (1015 à 108 Ohms) car leur courant de fuite est sensiblement plus élevé que le courant de fuite de la grille. 3. valeur à laquelle le parasite est responsable du basculement. En comparaison avec les TTL (bleu). On n’a cependant cette immunité qu’en statique.min. En dynamique. plus Vth est grand. la grille se comporte comme une capa de 5pF. Electronique Numérique | Chapitre 3 : Familles logiques MOS 12 . des diodes qui écrêtent la tension d’entrée hors de [VSS-0. et proportionnelle à f. et les marges statiques sont plus que triplées. on fait l’expérience en augmentant la longueur des impulsions parasites. Pour quantifier ceci. la forte impédance d’entrée des CMOS augmente les couplages par rapport aux parasites. L’énergie consommée sur une impulsion est donc : HI LO C V2 WPULSE = WLO −HI + WHI−LO + WL = ∫ VDDITR dt + ∫ VDDITR dt + L DD + LO HI 2 =2 VDD Q TR LO −HI : perdu dans le PMOS 2 CL VDD 2 LO −HI : stocké dans CL HI −LO : perdu dans NMOS ⇒ 2 2 WPULSE = 2VDDQ TR + CL VDD = ( Ci + CL ) VDD . L’énergie dissipée (dans la résistance amont) par cette impulsion présente un minimum. En statique.7. et chaque transition donne donc un courant transitoire pour charger/décharger cette grille. c’est-à-dire égales à 30% de VDD (les niveaux d’entrée sont définis à 30% et 70%). on obtient la puissance consommée. provenant essentiellement des commutations. on aura donc un courant d’alimentation faible.

et ainsi on a de meilleurs niveaux logiques pour un même courant de sortie. on diminue le gradient dv/dt. Remarquons aussi que l’abaissement de VDS permet de faire des transistors plus petits (donc de C L plus faible). ce qui réduit la marge de bruit. mais ont voit qu’il existe une dissymétrie au niveau de la résistance de sortie. On voit que celui-ci s’améliore si on augmente la tension d’alimentation : c’est parce que les MOS ont un courant de drain proportionnel à VDD². dans ce contexte. si on augmente C. On a au final. le temps de propagation augmente très faiblement. donc on peut l’optimiser comme on veut. sinon la tension de sortie n’a pas le temps d’atteindre le niveaux logiques normaux. car.5. bien entendu. et un temps de transition plus raide (le buffer multiplie la pente au basculement). 4. Il faut donc se limiter à 50pF (sortance de 10) en général. on va utiliser le tristate. Circuits dérivés 4. Grâce à ce buffer. une mémoire tampon dans un débit d’information (et là Mathys sort une Kalash en plein oral). et donc l’accroissement de f peut paradoxalement s’accompagner d’une diminution de VDD. qui est donc. ce qui augmente tp. comme on a dv/dt = i/C. et donc les capacités parasites (qui doivent emmagasiner le tripe de charge) se chargent plus vite. Les trois modes sont explicités sur le schéma ci-contre. deux transistors NMOS en série et deux transistors PMOS en parallèle.3. Elle est composée de deux entrées. L’étage buffer peut être aussi optimisé pour avoir une impédance de sortie plus faible. mais il y a aussi le fait que les transistors d’entrées sont ceux de sortie.2. Electronique Numérique | Chapitre 3 : Familles logiques MOS 13 . une meilleure immunité dynamique au bruit. 4. Sortie à 3 états : Tristate Etant donné qu’il est interdit de connecter ensemble deux sorties logiques (courant débité anormalement grand et tension de sortie incohérente). on ajoute un étage de sortie (buffer). La résistance de sortie du NAND à n entrées varie donc entre nRDSon et RDSon/n. formée par les (faibles) résistances de transistors passants (RDSon). l’étage NAND ne doit plus avoir qu’une sortance unitaire. en approximant. Pour résoudre ces deux problèmes. donc les temps de transition des signaux d’entrée influencent ceux du signal de sortie et la sortance ne peut être augmentée qu’en augmentant la largeur de transistors (ce qui augmente C L). Temps de propagation et sortance dynamique On voit ci-contre le temps de propagation avec une capa CL de 15pF (càd 3 CMOS aval). Etage de sortie CMOS 4000B Voyons les inconvénients des premières portes CMOS par l’exemple de la porte NAND ci-contre. Par contre. un t p inversement proportionnel à VDD.1. La sortance dynamique est déterminante : c’est les capacités CL qui altèrent les temps de transition (sans dégrader les niveaux logiques).

une fois que le circuit a basculé. la caractéristique de transfert peut présenter une hystérèse et avoir deux seuils distincts suivant que la tension Vi croit ou décroit. Dans le trigger de Schmitt. Précautions • Alimentation : éviter de connecter/déconnecter sous tension. mais pas trop grande car un point est d’autant plus susceptible aux parasites que son impédance est élevée. elles peuvent présenter des grandes différences de potentiel. et si les deux masses sont flottantes l’une par rapport à l’autre. le temps de montée LO-HI s’allongerait. Electronique Numérique | Chapitre 3 : Familles logiques MOS 14 . Tout comme dans les TTL. on utilise aussi les CMOS Open-Drain (à drain ouvert). 4. donc N5 coupé également. On voit que pour une OE (Output Enable) inactive. 5. Ceci permet d’éviter les oscillations à cause des parasites lorsque le temps de transition est long (Vi progresse lentement et passe longtemps par un amplificateur à gain élevé. il faudrait que les parasites soient de l’ordre de VTH2-VTH1 (1V) pour faire rebasculer le niveau logique. et la tension de sortie amont pourrait être une tension d’entrée aval excessive. qui ne peuvent plus imposer l’état HI que par l’intermédiaire d’une résistance pull-up Rpu (seule responsable d’un courant statique dans le transistor de sortie à l’état LO. On prendra généralement R pu de quelques k à quelques dizaines de k. on pourrait connecter une sortie sur une entrée sans que les masses soient reliées. ce qui implique que N3 soit passant et P4/P5 coupés. on utilise ces CMOS Open Drain pour attaquer une entrée logique (active à l’état LO) par plusieurs sorties (également actives à l’état LO) : on constitue un WIRED-OR. On utilise ce type d’étage tristate pour les décodeurs d’adresse. vu qu’il dépend de τ = RpuCin . N1 et N4 se coupent. qui s’ajoute au courant dynamique de la capa Cin). Sortie à drain ouvert Pour éviter le conflit entre plusieurs sorties. 4. De plus. tandis que P1 et P3 sont passants. Entrée à hystérèse (trigger de Schmitt) En dissymétrisant les transistors d’entrées.4. qui peut osciller d’un état logique à l’autre très vite).Le tristate ci-contre impose un état de haute impédance (HiZ) en coupant simultanément les deux transistors de sortie (comment A se retrouve à la sortie ??).3. jouant le rôle d’entrée tristate. qui sont en contact avec les bistables de données via l’entrée CS (Chip Select).

on utiliser des entrées avec hystérèse.• Entrées : ne jamais laisser une entrée en l’air car les grilles sont très sensibles au bruit. Si les temps de montée sont supérieurs au minimum spécifié. Electronique Numérique | Chapitre 3 : Familles logiques MOS 15 . mais le courant qu’elles font passer doit être limité par des résistances si besoin (tant pis pour les temps de transition ralentis) • Respect des temps de transition : si on allonge les temps de transition des signaux d’entrée. les transistors vont trop longtemps séjourner dans une zone à gain élevé (risque de ringing). et eviter de connecter plusieurs entrées ensemble (diminue la sortance). Les surtensions transitoires sont écrêtées par les diodes. toujours raccorder une entrées inutilisée à son état logique inactif.

ce qui ne donne qu’une entrée de commande D (Data). le sharp représentant le signal actif à l’état bas). Les multivibrateurs sont une catégorie de circuits logiques séquentiels divisée en trois types : bistables (2 états stables). D-Flip-Flop et Toggle • D-Latch : On couple ici les entrées R et S par un inverseur. Bistables Il s’agit d’un circuit possédant deux entrées de déclenchement destinées à activer/désactiver la sortie (souvent deux sorties opposées Q et Q#. Multivibrateurs Un état logique est stable lorsqu’il se maintient indéfiniment jusqu’à l’activation d’une entrée (trigger). L’activation de S (set) rend la sortie active et l’activation de R (reset) rend la sortie inactive. et d’un setup time. 1. circuits de mémoire pour les ordinateurs). L’état métastable est un état logique ne restant que temporairement avant de passer spontanément à l’autre été logique. Remarquons aussi qu’il y aura toujours un état transitoire de durée tp (glitch) au moment du basculement du bistable.1. Le bistable constitue le bit élémentaire de mémoire (mémorisation de l’état du système en logique séquentielle. L’état S=R=1 est interdit étant donné que le retour à S=R=0 rend la sortie incohérente à cause des conditions de course. pendant laquelle les sorties ne sont pas complémentaires. Notons que l’on a besoin d’un hold time th assurant la stabilité de D pendant la désactivation de LE. 1. Il y a deux types de bistables : latches (déclenchement par niveau) et flip-flop (déclenchement par flanc). Electronique Numérique | Chapitre 4 : Multivibrateurs 16 . sauf lorsqu’on désactive LE). ou au flanc descendant de LE (si on désire que le latch soit transparent. le RS est composé de portes NOR (entrées actives à l’état HI) ou NAND (entrées actives à l’état LO). D-Latch. 1. R-S En pratique.2. On a également une entrée d’activation LE (Latch Enable) qui permet au deuxième étage (le RS à proprement parler) de recopier D sur Q (la sortie étant verrouillée dans le dernier état lorsque LE est désactivée). Ce setup time peut se référer au flanc montant de LE (si on désire les changement de la sortie synchronisés sur ce flanc montant).CHAPITRE 4. monostables (1 état stable et 1 état métastable) et astables (2 états métastables).

K ne sert plus à rien et si Q=HI. En effet. donc il faut égaliser les trajets. Le J-K existe aussi avec les entrées PRE (PREset) et CLR (CleaR). on a besoin d’un détecteur de flanc. on utilise volontairement le temps de propagation de l’inverseur ci-contre. les signaux de sortie de tous les blocs sont stables au moment du flanc actif de l’horloge. Aussi. pour propager des informations de blocs asynchrones sans avoir de conditions de course. • Pipe-line : on peut s’en servir dans la logique synchrone. On appelle ceci un pipe-line. En plaçant ce détecteur de flanc à l’entrée de LE. Pour créer ce dispositif. ce qui rend leur fabrication fastidieuse.3. Remarquons que ces impulsions peuvent être involontaires dans certains circuits asynchrones. qui permettent d’imposer l’état de sortie de manière asynchrone. L’horloge CLK doit cependant avoir un temps de montée inférieur à tr(max) et une largeur d’impulsion supérieure à twh(min). et un rapport cyclique devant parfois rester proche de 50%. pour créer un décalage entre U et CLK : on obtient une impulsion dont la largeur est de l’ordre du temps de propagation.. on obtient le bistable T dont l’état change à chaque flanc actif d’horloge. 1. On divise ainsi la fréquence de CLK par 2.. . • Toggle Flip-Flop : En reliant Q# sur D. Electronique Numérique | Chapitre 4 : Multivibrateurs 17 . J ne sert plus à rien. pour remettre un compteur à zéro. Les différences de trajet dans la distribution de l’horloge sur plusieurs dizaines de cm introduisent un décalage (clock skew). permettant une vitesse de calcul en régime plus élevée. la table de vérité du J-K reste identique à celle du RS sauf que si J=K=HI.• D-Flip-Flop : pour déclencher le D par un flanc montant. on passe en mode Toggle (Toggle toimême). il y a une fréquence maximum d’horloge. et le flanc montant de CLK est l’évènement de déclenchement du bistable. on réalise un D-FlipFlop. J-K En reliant certaines les sorties aux entrées. précharger un compteur à une valeur binaire quelconque. Si la période d’horloge est supérieure au temps de propagation du bloc le plus lent (auquel on doit ajouter tpd). si Q=LO.

microcontrôleurs (qui contiennent plusieurs compteurs à 8 ou 16 bits). compteurs asynchrones. Ce flanc descendant de Q 0 fait passer Q 1 à HI. De plus. o Par préchargement (pour forcer un nouvel état de départ) : utile pour les compteurs intégrés munis d’entrée de Electronique Numérique | Chapitre 4 : Multivibrateurs 18 . etc. et que l’impulsion de remise à zéro est très courte (lorsque le plus rapide des bistables se remet à LO. le premier flanc descendant horloge provoque Q0 = HI. On peut aussi faire des décompteurs. et le flanc suivant fait passer Q 0 à LO. et donc la fréquence maximale est donnée par 1/ntp.. comme ci-contre. Par contre. on réalise un compteur avec trop d’états 2n > M.. o Par remise à zéro (pour remettre certains états à 0) : le premier état indésirable du compteur (1001 = 9) est détecté par une NAND qui provoque la mise à zéro des 4 bistables via une CLR commune.4. un bit de poids fort change lorsque tous les bits de poids plus faible sont à 1 (d’où les portes supplémentaires). • Compteurs modulo M Pour compter en décimal (modulo 10) ou en heures/minutes (modulo 6). Il existe alors trois moyens de supprimer les états en trop : o Par rétroaction (pour autoriser/interdire certains changements d’état) : pour passer de l’état 100 (4) à l’état 000 (0) au lieu de passer à l’état 101 (5).1. Le problème avec le compteur asynchrone est que le temps de propagation de chaque étage contribue à un retard : Qn-1 est en retard de ntp sur l’horloge. On active l’entrée CLR# pour mettre toutes les sorties à LO et on la désactive ensuite. Une solution pour ce deuxième problème est de remplacer la NAND par un RS. grâce à la rétroaction de la sortie Q2# sur les entrées J0 et K0. mettant en cascade n bistables T actifs sur le flanc descendant de l’horloge. Le problème. le NAND repasse à HI avant que le bistable le plus lent n’ait pu repasser à LO). Du coup. ci-contre). Compteurs synchrones et asynchrones • Compteurs binaires (modulo 2) Le plus facile à créer est un compteur binaire asynchrone. On résout ce problème en utilisant des JK ou des T avec entrée d’activation E. les états corrects de sortie sont entrecoupés de transitoires (cf. Les compteurs sous forme intégrée existent sous divers modèles : MSI (circuits à moyenne intégration. Le bit de poids faible change d’état à chaque étape : il peut être activé constamment. et forcer Q 2 à changer d’état par la rétroaction de la sortie Q 2 sur l’entrée K2. ou dans un autre modulo M quelconque. c’est qu’on a un glitch qui peut faire foirer un autre circuit logique en aval. on doit empêcher Q0 de changer d’état. Toutes les sorties changent alors d’état simultanément et la fréquence maximale du compteur ne dépend plus du nombre d’étages. dans des boitiers à 16 broches avec 4 bistables en cascade).

en reliant la dernière sortie # à la première entrée. et de constante de temps τ = RC . 1.. ce qui écourte BO#. Registres à décalage Le principe du registre à décalage se base sur le fait qu’une mise en cascade de bistables synchronisés ne peut propager une information que par étape. on obtient des séquences de longueur 2n-1. Lorsque PRE# est actif. l’information série est arrivée en Q0. on peut remplacer l’exponentielle par des segments de droite. en actionnant le XOR avec des sorties bien précises (voir tableau).. on retrouve après n coups d’horloge un mot que l’on peut lire sur les sorties Qn-1. elle se décale à droite à chaque coup d’horloge : Q n(tk) = Q n-1(tk-1). • Série vers parallèle : pour un registre à n bits. Quelle que soit l’information présente dans le registre. Rappels sur le RC La base de temps est donnée par un circuit RC commandé par des impulsions. On emploie ceci pour (dé)moduler le signal à transmettre dans les transmission numériques à spectre étalé. On peut aussi créer ce que l’on appelle le compteur de Johnson. Qi se recopient sur Di.Q0. Quatre périodes de CLK plus tard.1. on remplace 0000 par 1001 câblé sur les entrées Di. 2. Monostables Le monostable ne possède qu’un état stable (sortie inactive). BO# et PRE# étant relié. 2. Electronique Numérique | Chapitre 4 : Multivibrateurs 19 . Lorsque cette constante devient grande par rapport à la durée de l’impulsion. le passage par 0000 est détecté et provoque une impulsion sur BO#. On a alors 2n états distincts : chaque Q va prendre une valeur pendant 4t p avant de basculer.5. l’autre état (sortie active) étant métastable.programmation Di. On précharge alors un mot de 4 bits (ici 1011) via les entrées Li et une impulsion simultanée sur les 4 entrées LD. et ce de façon décalé (d’un tp) par rapport au Q précédent. Il sert le plus souvent à retarder une impulsion (flanc montant de Q# retardé de T m par rapport à celui de A) ou à allonger la longueur d’une impulsion (sur Q). active à l’état bas pendant l’état inactif de l’horloge. Si on met un XOR entre l’entrée et la sortie. Dans l’exemple du décompteur ci-contre. On peut ainsi effectuer les conversions : • Parallèle vers série : en utilisant des entrées de chargement LD (LoaD) sur les bistables D.

elle met la sortie à 1. la sortie « prend le relai » et l’entrée n’a pas besoin d’être aussi long que Tm. cicontre). L’astable sert de circuit d’horloge pour les logiques synchrones. il repasse à l’état inactif pendant un temps T mL. sans quoi le monostable cessera de fonctionner. et donc de filtrer les impulsions parasites courtes.1. V A est LO. sa sortie vaudra 0). si de nouvelles impulsions se produisent pendant l’état métastable. ce qui finira par faire basculer la sortie : celle-ci sera donc une courte impulsion de longueur T m = 0.2. A deux constantes de temps Electronique Numérique | Chapitre 4 : Multivibrateurs 20 . qui va bloquer la porte NOR (peu importe la valeur de Vi.De cela vient les dénominations intégrateur et dérivateur page précédente. La période est donc l’addition de ces deux temps. la sortie du monostable se maintient à 1).7RC. Lorsque l’impulsion arrive à l’entrée. 2. • Allonger une impulsion : le circuit précédent permet de le faire à condition que l’on mette une rétroaction entre la sortie et l’entrée (avec une porte NOR). Ainsi. elles sont ignorées : le monostable est non-redéclenchable. Il existe des monostables redéclenchables pour lesquels tout flanc actif d’entrée réinitialise l’état métastable à son début (ceci permet de détecter un seuil de fréquence : si T i < Tm. et on définit le rapport cyclique comme étant T mH/T. L’intégrateur va nous permettre de créer un circuit de délai pour retarder une impulsion (du temps que met l’exponentielle pour atteindre le seuil logique du trigger). Remarquons que la longueur de l’impulsion d’entrée Ti doit être supérieure à T m. Les résonateurs à quartz permettent une grande stabilité et/ou précision. On peut passer de l’un à l’autre par une porte NOR (cf. et Vo passe en HI. Le circuit ci-contre permet également de filtrer passe-bas. ce que le condensateur transmet à VB. Astables L’astable ne possède pas d’état stable : dès qu’il est actif pendant un temps TmH. Cependant. Monostables réalisés à l’aide de portes Le dérivateur nous permettra de traiter les impulsions avec un montage similaire : • Raccourcir une impulsion : en activant l’entrée Vi par une impulsion. Le condensateur va se charger via R et sa tension va remonter exponentiellement à VDD. 3. 3. et doit donc contenir une base de temps pour déterminer les délais.

pour finalement retomber à 0. On le verra en détail aux labos. provoquant une tension négative –VDD/2 sur R2. Une fois que c’est fait. R et N 2 : A croit exponentiellement jusqu’à-ce que l’inverseur 1 réagisse. L’échelon HI à gauche de C2 va dans un premier temps se retrouver sur R2. 3. mais sera écrêté par la diode D 1L. 3. Une fois cette tension V A inférieure à VDD/2.3. Et ainsi de suite. VA décroît exponentiellement et l’inverseur 1 finit par mettre HI à sa sortie.. A une constante de temps Si on veut un signal carré. l’inverseur 2 change d’état et Q=LO. la diode se bloque et C.. On peut aussi se servir de l’hystérèse entre deux seuils d’entrée pour fabriquer un astable (RC intégrateur). tandis que VU va finalement atteindre VDD/2 et va refaire basculer Q à HI.2. Il est cependant conseillé d’utiliser des portes avec entrée « trigger de Schmitt » chaque fois que le temps de montée du signal d’entrée est trop lent par rapport aux spécifications de la famille logique. et pour le comprendre. Ceci est transmis par C à l’entrée A qui va vouloir passer à –VDD/2. la tension HI de sortie se répercute premièrement sur R. permet de réaliser des bistables et des astables. circuit multivibrateur populaire.Cet astable est composé de deux monostables (2 inverseurs et 2 RC). La diode D1L va cependant devenir passante avant cela et écrêtera VA qui redeviendra progressivement nulle (charge de C 2). qui va progressivement perdre cette tension au profit du chargement de C2. passe sa sortie en LO. ce qui rendra Q=HI. Dans l’état cicontre. qui s’est déchargé. qui va perdre sa tension progressivement pour charger C1. Finalement. va se recharger à travers P1. partons de l’état ci-contre. qui va voir sa tension s’annuler au profit de C. un circuit RC suffit. ce qui va provoquer un échelon HI-LO à R 2C2. l’inverseur 1 change d’état et le HI transmis se répercute en premier lieu sur R1.. et donc l’inverseur 2 met Q à LO. Etc. Electronique Numérique | Chapitre 4 : Multivibrateurs 21 . Ainsi. Le 555 Le Timer 555..

qui n’est au final rien d’autre qu’un démultiplexeur où D est remplacé par EN. le décodeur 3-vers-8 ci-contre. Le problème est que l’on a des transitoires parasites. alors la sortie active est celle dont l’indice est codé par les bits de sélection S0. à cause du t p des inverseurs : le temps de propagation spécifié pour le décodeur doit donc nécessairement tenir compte du délai maximum avant que toutes les sorties ne soient stables. Le décodeur binaire est un cas particulier (un seul bit est activé par mot du code d’entrée).CHAPITRE 5. Un exemple de décodeur avec plus d’un bit de sortie activé est le décodeur BCD (Binary Coded Decimal) vers 7-segments. Par exemple. Décodeurs Le décodeur a pour fonction de détecter une combinaison particulière de bits (code) à ses entrées et d’activer une combinaison de sorties qui y correspond. Toute fonction logique pouvant s’exprimer par une somme de produits. Un tel décodeur est réalisé avec N inverseurs et 2N portes NAND à n+1 entrées. Electronique Numérique | Chapitre 5 : Circuits de sélection 22 .. 3. Une entrée LT (Lamp Test) permet d’allumer tous les segments. on sait quoi mettre aux entrées pour reproduire à la sortie la valeur souhaitée de F. aucune sortie n’est active mais si D est active. Remarquez qu’il est tout de même possible de représenter les 16 chiffres hexadécimaux. un multiplexeur à N entrées de sélection peut synthétiser n’importe quelle fonction F de N variables..SN-1. 2. Les 7 segments sont câblés en anode commune reliée à VDD. Si D est inactive. Multiplexeurs Le multiplexeur est un aiguillage numérique à 2N entrées et une sortie. dont la sortie reflète l’entrée qui porte un numéro par N bits de sélection Si. Démultiplexeurs Le démultiplexeur possède une entrée D et 2N sorties. et on a ajouté une résistance pour limiter le courant. Circuits de sélection 1. En écrivant la table de vérité pour les 2N combinaisons. et les sorties sont actives à l’état bas. comprenant des chiffres de 0000 à 1001 (0 à 9).

. Par contre on aura de grandes chances de : assembler un système fait de cartes existantes. séquenceur d’évènement. bus d’adresses de N a bits. Catégories de microprocesseurs • µP standards : système accédant à la mémoire externe (mémoire programme et mémoire de données) via des bus (bus de données de Nd bits. ou de concevoir une carte mère..) On aura peu de chance dans notre vie d’ingénieur de devenir architecte de µP. Electronique Numérique | Chapitre 6 : Introduction aux µP 23 . • Systèmes embarqués : système parfois réduit à un seul composant. et bus de contrôle) et communique également avec des périphériques. concevoir une carte d’interface pour un processus. et leur contraintes sont plus sévères (température. • DSP ou Digital Signal Processors : processeurs de signaux optimisés pour les calculs comme le filtrage ou les régulations numériques.CHAPITRE 6. .. . 2.. Préliminaires On distingue deux catégories de systèmes à µP • Ordinateurs à usage général : systèmes de conception à vocation généraliste pouvant exécuter des applications variées via un OS. mais le plus souvent internes à un appareil (périphérique. télécom. concevoir une carte à µP industrielle et intégrer un cœur de µP existant dans un ASIC ou un SOC. • µC ou microcontrôleur : pour créer un µC. . on intègre l’ensemble des ressources (mémoires et périphériques) dans le même boîtier. essentiellement au niveau du jeu d’instruction et de la multiplication des bus internes (pour favoriser le débit de données). . Contrairement aux ordinateurs à usage général (sauf les portables et PDA).) ou un processus industriel (régulateur..). Introduction aux µP 1. une gravure ratée.. L’impératif n°1 est la souplesse mais la performance est souvent subjective et peu optimisée (parfois objective lors que l’on a affaire à du son haché. humidité. manipuler de la logique programme. organe de sécurité. les systèmes embarqués se veulent souvent optimisés en consommation. audio-vidéo. automobile... liée au respect des constantes de temps du processus (notion de temps réel). Remarquez que la phrase précédente s’applique parfaitement au titre de cette section : « préliminaires ».. poussière..). Les performances sont obtenues en optimisant l’architecture. une image saccadée. La performance est cruciale et objective.

Alimentation L’alimentation par deux bornes est en général insuffisante pour garantir une distribution à basse impédance partout : on utilise souvent plusieurs alims. on a tendance à baisser la tension d’alim ou à les multiplier (avec moins de tension pour le CPU que pour les périphs).). un plan d’alims. L’ordre de grandeur des ressources en mode µC n’a rien à voir avec celui des microordinateurs usuels (quelques Ko de ROM et quelques dizaines à centaines d’octets de RAM) 1. et tous les processeurs dérivés ont un noyau commun de ressources matérielles et un jeu d’instruction basique. c’est juste bon pour faire fonctionner un Mac (et encore..2. pour le mode µC.. via des pistes de largeur suffisante et un bon découplage de toutes les bornes d’alimentation (la plupart des cartes actuelles sont imprimées en multi-couches : un plan de masse. Ces périphériques peuvent interrompre le fonctionnement du programme via des lignes d’interruption (Interrupt Control)... 1. Un oscillateur se compose d’un ampli de Electronique Numérique | Chapitre 7 : La famille 8051 24 . Les µC ont toujours été optimisés pour une très faible consommation (les PC aussi. On retrouve l’unité centrale (CPU) cadencée par un oscillateur d’horloge (OSC). Le CPU doit être particulièrement bien alimenté. Horloge Etant donné que les multivibrateurs astables. Introduction La famille des µP 8051 est très populaire.CHAPITRE 7. 1.). et qui est assisté par plusieurs périphériques : entrées-sorties parallèles (Parallel I/O) en 4 blocs de 8 bits. qui communique via des bus avec la mémoire programme (ROM) et la mémoire de données (RAM). pour pouvoir les utiliser dans des systèmes à pile (comme le Sex Appeal). Schéma bloc simplifié Le schéma simplifié est représenté ci-contre.3. et on raccorde des condensateurs de découplages entre chaque borne VDD et VSS. on va plutôt utiliser un oscillateur à quartz qui est un signal d’horloge stable et suffisamment précis pour la plupart des applications.1. deux Timers et un port de communication série (Serial Port). de plus en plus). . La famille 8051 1. Avec l’évolution technologique.

En pratique. ou une piste d’horloge et une autre piste (avec signal analogique de faible amplitude). mais en charge. chaque période n’apportant qu’une fraction de l’énergie réactive). le câblage doit être soigné et les inductances de connexion parasites doivent être limitées (rapprocher le quartz du CPU. les couplages capacitifs entre pistes voisines peuvent être polluants. une piste d’oscillateur et une autre piste (avec un signal à flanc raides).6 MHz. prévoir une piste de masse proche du quartz pour y connecter C 1 et C2). dont on observe une faible bande passante.gain A (NMOS) et d’une rétroaction de gain B (quartz. ce qui montre bien que l’oscillation ne peut se produire qu’au voisinage de la résonance). toute perturbation à l’entrée y revient en phase et amplifiée par AB (2 pôles complexe conjugués). il faut qu’une non-linéarité agisse sur le produit AB pour le ramener à 1 et l’y maintenir (2 pôles imaginaires purs). On obtient deux fréquences de résonance très proches : la résonance série (réactance nulle et résistance Rx très faible) et la résonance parallèle (réactance nulle et résistance très élevée). Coupons par la pensée la rétroaction devant la grille du NMOS. le temps de démarrage peut être de plusieurs dizaines de ms. Les impédances Zf et Zi définissent le gain B. auxquels on ajoute les variations des caractéristiques du transistor (avec V et T). Notons que l’oscillation peut être perturbée par les condensateurs parasites qui font partie intégrante du processus d’oscillation (mais sont en général mal connus). ou inversement) qu’on a entouré de deux plaques parallèles. On définit le coefficient de qualité comme le rapport entre l’énergie fournie par le transistor à chaque période et l’énergie stockée dans les réactances du circuit oscillant (vu le coefficient très élevé du quartz. et les capa ne vont le redresser que d’un peu moins de 180°. ce qui donne un gain A plus faible. Aussi. et il faudra donc utiliser l’oscillateur en réactance positive. L’intérêt du quartz est une bonne stabilité de ces fréquences avec la température et un caractère très aigu de la résonance (un exemple ci-contre est donné pour un quartz de 4. pour remettre le signal en phase. le gain doit prendre en compte l’impédance ZL. Ensuite. ce qui est équivalent à un circuit série RLC en parallèle avec une capa de monture (cf. Le transistor va déphaser le signal de 180°. Le gain à vide de ce dernier est Av = -gmR0. dont l’impédance varie fortement avec la fréquence (ce qui influence A et B) étant donné qu’il s’agit d’un matériau piézoélectrique (fournit une tension électrique si on applique une tension mécanique. Ainsi. La base de l’oscillation est le quartz. et on évitera donc de voisiner trop longtemps deux postes d’horloges différentes. Rf et capas). dans lequel AB est un réel positif supérieur à 1. Electronique Numérique | Chapitre 7 : La famille 8051 25 . ci-contre).

..1. .. ... 3.2. Initialisation d’un µP ou RESET .. Conclusion . 3...1.2.3.. 3. Mémoire programme . . Aspects qualitatifs . 3. Aspects temporels ...2.... Electronique Numérique | Chapitre 7 : La famille 8051 26 . 2... . 2...