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Elettronica-Applicata

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Abbiamo avuto una buona idea, ma che tuttavia andrebbe sfruttata in qualche
modo più saggio, se possibile. A partire dall’introduzione di una seconda idea,
di una seconda ipotesi: in un chip, non è assolutamente detto che tutte le
funzioni logiche debbano sempre essere attive e operative. Il fatto di aver
introdotto una resistenza di pull-up comandata in tensione ha introdotto in-
fatti la possibilità di accendere o spegnere l’intera funzione logica, si ha la
possibilità di disabilitare una porta logica quando essa è inutilizzata.
Si noti che i circuiti logici finora studiati sono di tipo statico: ogni nodo
ha sempre un percorso o per il potenziale di riferimento o per la tensione di
alimentazione. La tensione allora è sempre ben definita, qualsiasi istante di
tempo si consideri.

Ciò che vogliamo introdurre ora si contrappone a quest’idea: i circuiti
a logica dinamica sono quelli in cui lo stato deve essere periodicamente
ripristinato, mediante un segnale di clock esterno alla logica che controlla lo
stato della resistenza di pull-up.
Se da un lato la tecnologia CMOS offre un consumo di corrente pressochè
nullo al prezzo di avere un elevato numero di transistori utilizzati, la tecnolo-
gia nMOS-like dall’altro lato dimezza il numero di transitori, aumentando il
consumo di potenza. La logica dinamica vuole essere un buon compromes-
so tra le due soluzioni, cercando di ottenere parte dei vantaggi di entrambe
le tecnologie analizzate, non ottenendo mai risultati estremamente buoni3
.
Esaminiamo lo schema di principio di un circuito a logica dinamica riportato
in figura 8.28.

La rete di pull-down è assolutamente analoga a quella di una rete CMOS;
tra le tensioni di riferimento e la rete e tra la tensione di alimentazione e la
rete vi sono due switch in controfase tra di loro (costituiti da un pMOS Mp,
e un nMOS Mn), pilotati dal segnale di clock Φ. Studiamo dunque come si
comporta il circuito al variare del valore del segnale Φ:

Quando Φ è in uno stato logico basso, il circuito è detto in stato di
precarica: se Φ = 0, infatti, Mp è in stato di conduzione, Mn è inter-
detto. Dal momento che Mp conduce, la capacità CL, rappresentante
la somma di tutti i parametri parassiti tra uscita e 0 V, si carica. Es-
sendo Mn chiuso, tuttavia, non esiste un percorso per il potenziale di
riferimento e quindi la capacità non può svuotarsi. Al termine della
fase di precarica, la tensione sulla capacità, coincidente con la tensione
di uscita, sarà pari a VAL. I valori di ingresso durante la fase di pre-
carica possono cambiare il proprio stato logico o rimanere uguali, ma

3

In medio stat virtus

318

VAL

U

R

Φ

Φ

CL

C1

Mn

Mp

in

Figura 8.28: Schema di principio di un dispositivo a logica dinamica. Il blocco
R rappresenta una rete di pull-down a nMOS.

non vi sarà alcuna variazione dell’uscita, dal momento che essa è esclu-
sivamente vincolata dalla carica della capacità CL. Il nome precarica
deriva proprio dal fatto che l’uscita “non è interessante” in questa fase,
dal momento che essa è esclusivamente una fase di preparazione della
logica.

Quando Φ è in uno stato logico alto, il circuito è detto in fase di val-
utazione: Mp è infatti in stato di interdizione, ma Mn conduce: dual-
mente a prima, non vi è alcun percorso tra alimentazione e resto del
circuito, ma si è creato un percorso per il potenziale di riferimento del
sistema. A questo punto, si valuta il vettore di ingressi, ossia si può sti-
mare l’uscita a seconda del valore presente sugli ingressi nel momento
in cui Φ passa da 0 a 1; si noti che il vettore di ingressi non deve cam-
biare
in questa fase: dal momento che la carica sul condensatore non può
aumentare perché non vi è più un percorso per l’alimentazione, tenden-
zialmente sarà possibile valutare un unico vettore di ingressi (per vettore
si intende un pacchetto di ingressi, dal momento che non è detto che
l’ingresso sia unico). Vi sono, dunque, a questo punto, sostanzialmente
due sotto-possibilità di funzionamento:

– Se gli ingressi sono tali da mantenere l’uscita ad uno stato logi-
co alto, la capacità non si scaricherà, e non si avranno ritardi
di propagazione, dal momento che la capacità è già carica, e gli

319

ingressi non sono tali da creare un percorso per il potenziale di
riferimento;

– Se gli ingressi sono tali ad abbassare l’uscita, la capacità si scaricherà,
dirigendo la carica verso il 0 V.

Charge sharing

Per charge sharing si intende un particolare effetto di non idealità del circuito
appena studiato: la capacità equivalente Cn (riferita a 0 V), definibile come
la capacità compresa tra il nodo comune alla rete di pull-down e a Mn,
potrebbe indurre CL a perdere parte della propria carica. Infatti, all’inizio
della fase di valutazione, assumendo che Cn sia scarica, la corrente di drain di
Mn potrebbe subire variazioni, causate da un flusso di cariche che si dirigono
proprio da CL verso Cn; si tenga conto di questo problema poichè esso affligge
i circuiti appena analizzati.

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