P. 1
esercitazioni_sed

esercitazioni_sed

|Views: 184|Likes:
Published by gearsecond87

More info:

Published by: gearsecond87 on Sep 11, 2011
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as PDF, TXT or read online from Scribd
See more
See less

07/16/2014

pdf

text

original

Un flip-flop sincrono SR `e un flip-flop che ha gli ingressi SET e RESET come
un SR, ma `e sensibile al fronte di clock. Mostrare come un flip-flop SR sincrono
possa essere costruito a partire da un flip-flop di tipo D.

Soluzione

La tabella di verit`a del circuito SR `e

S R Q
0 0 Q
0 1 0
1 0 1
1 1 0 ←stato proibito (RESET DOMINANT FF)

SR=10,00

SR=01,00,11

SR=01,11

SR=10

Q=0

Q=1

A

B

Figura 6.1:

94

Rispetto ad SR normale, lo stato proibito di fatto non esiste, ma si assegna
lo stesso una codifica dell’uscita. Nell’esempio si suppone che si tratti di un SR
“Reset Dominant” ovvero che nella condizione di stato proibito domini il reset.
Il diagramma a stati del circuito `e riportato in figura 6.1.
Per non avere rete d’uscita, ovvero per far s`ı che l’uscita coincida con la va-
riabile di stato, si effettua la seguente assegnazione degli stati, dove y rappresenta
lo stato presente eY rappresenta lo stato futuro:

Assegnamento stati e rete di uscita
A = 1
B = 0
Q = y

La tabella di verit`a dello stato futuro `e:

y S R Y
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

L’equazione che determina lo stato futuro Y vale

Y = S·R+y·S·R = R·(S+y·S) = R·(S+y)

R

S

CK

Q

y

D

Figura 6.2:

Il circuito finale che realizza quanto richiesto `e descritto in figura 6.2.

95

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->