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lab1 utrilla

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3.

Al circuito contador asíncrono “UP” de la figura 1, configurar para que realzice la función de divisor de frecuencia entre: Por definición frecuencia=1/T, por tanto, si nos piden un divisor de frecuencia entre 4 es lo mismo que nos pidan que la señal de salida posea un periodo 4 veces el tamaño del periodo de la señal de la entrada. Al igual que la pregunta 2 nos preguntan lo mismo salvo x que la señal debemos de señalar para cada caso.

a) Divisor entre 15: contador “up” modulo 15 con la frecuencia de salida Qd.

FREC _ OUT 

FREC _ IN 1Hz ˆ   0.066 Hz MOD _ CONTADOR 15

FREC _ OUT 2  FREC _ IN 2 1Hz ˆ   0.b) Divisor entre 12: contador “up” modulo 15 con la frecuencia de salida Qd.083Hz MOD _ CONTADOR 12 .

1Hz MOD _ CONTADOR 10 . FREC _ OUT 3  FREC _ IN 3 1Hz   0.c) Divisor entre 10: contador “up” modulo 15 con la frecuencia de salida Qd.

6. Qn :LSB . Implementar el circuito de un contador síncrono. analice su funcionamiento. Sugerencia utilice Ic 74ls76). descrito por las funciones lógicas de los FF’. Considere Q4n :MSB. (Para su implementación. desarrolle su tabla de estados y su diagrama de tiempos.

de allí iremos al estado 12(1100). al estado 13(1101).al estado 10(1010). al estado 0(0000).DIAGRAMA DE ESTADOS 1111 0000 0001 0010 0011 1110 1101 1100 1011 0100 1010 1001 1000 0111 0110 0101 Obs: si comenzamos del estado 0(0000). DIAGRAMA DE TIEMPOS . al estado 9(1001). al estado 3(0011). al estado 5(0101). al estado 4(0100). al estado 8(1000). pero si comenzamos desde otro estado bastaría con ver la secuencia en el diagrama de estados el cual define la transición del contador en cada impulso negativo(bajada) de la señal de reloj.… repitiendo nuevamente el periodo(MOD 10). al estado 7(0111).

TABLA DE ESTADOS Q4 Q3 Q2 Q1 Q4+ Q3+ Q2+ Q1+ J1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 K1 1 1 1 1 1 1 0 0 0 0 1 1 0 0 J2 0 1 0 1 0 0 0 0 0 1 0 1 1 0 K2 1 0 1 0 1 1 1 1 1 0 1 0 1 1 J3 1 0 1 0 1 0 1 0 1 0 1 0 1 0 K3 1 1 1 1 1 1 1 1 0 0 0 0 0 0 J4 1 0 1 1 1 0 1 1 1 0 1 1 1 0 K4 0 1 1 1 1 1 1 1 0 1 1 1 1 1 .

1 1 1 1 1 1 0 1 0 0 1 1 0 0 0 1 0 0 0 0 1 0 1 1 1 0 0 0 1 1 1 1 .

                                   .

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