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STITUTO POLITÉC

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ESCUELA SUPERIOR DE CÓMPUTO PRACTICA 1 DISEÑO DIGITAL EN VHDL SOFTWARE ispLEVER 1.4 GUIA DE USO DEL SOFTWARE EJEMPLO DE UNA COMPUERTA OR 1.1.- INTRODUCCIÓN Mediante el diseño de una compuerta OR se presenta una introducción al uso del software ispLEVER Classic, de la empresa Lattice Semiconductor Corporation. En la práctica anterior, “GUIA-00-ispLEVER” se dieron los pasos para la descarga e instalación del software. En la esta práctica se presentan los pasos para la implementación de la primera práctica la cual consiste del diseño de una compuerta OR. Primeramente se ejecuta el software haciendo doble clic sobre el icono, ya sea que éste se encuentre sobre el escritorio o en el menú de inicio de. La ventana que se abre es como la que se muestra a continuación.

Figura ispL-01 Ahora desde el menú “File” seleccionamos la opción “New Project”

en este caso escribimos “COMPOR”. Es importante seleccionar el directorio donde estamos creando el proyecto. en este ejemplo se creó un . En la sub-ventana de “Design Entry Type” seleccionamos la opción “VHDL” y verificamos en la herramienta “Síntesis Tool” se encuentre marcada la opción “Synplify”.Figura sipL-02 Figura ispL-03 En “Project Name” se escribe el nombre deseado para el proyecto.

en particular la página donde se describe la matricula del dispositivo.directorio especial donde se crearan los ejemplos de clase. Figura ispL-04 De la lista de dispositivos “Family” seleccionamos “GAL Device”. En “Device” seleccionamos la opción “GAL22V10D”. ese directorio es: F:\ispLEVERproject\myfirstproject01\. Para la selección de los otros parámetros de la Figura ispL-04 es necesario revisar la hoja de datos. Figura ispL-05 El número de “-10” escrito en “Speed grade: (ns)” representa el código correspondiente a los tiempos de retardo del dispositivo seleccionado. en el presente caso el dispositivos a usar es la GAL22V10D. En la ventana que salta seleccionaremos el dispositivo con el cual será implementada la práctica. Las letras “B” “C” o “D”de la matricula corresponde a una clasificación de los dispositivos respecto a los tiempos de retardo lo cual se encuentra en la hoja de . A continuación seleccionamos la pestaña “Siguiente”.

En caso contrario seleccionamos la pestaña “Siguiente”. . A continuación seleccionamos “Finalizar”. A continuación se da un clic en “Siguiente” y aparece la ventana mostrada en la siguiente Figura ispL-06.datos. Figura ispL-07 En esta ventana aparecen resumidas las condiciones en la Figura ispL-04. Figura ispL-06 En el caso de que se desee agregar un código fuente localizado en otro directorio seleccionamos “Add Source” para localizar la ubicación.

al cual llamaremos “comp-or”. . En “Entity” escribimos “compor”. Figura ispL-09 Y hacemos clic sobre la pestaña “OK”.A continuación se tiene el área de trabajo. Para agregar el archivo VHDL. En el menú que aparece seleccionamos en “File Name” el nombre del archivo VHDL. En “Port Name” escribimos los nombre de los puertos de entrada y salida como se indica en le Figura ispL-10. Figura ispL-08 En la ventana que aparece seleccionamos “VHDL Module” como se indica en la Figura ispL-09. damos clic con el botón derecho sobre el nombre del dispositivo y seleccionamos “New” como se indica en la Figura ispL-08. del lado izquierdo en “Source in Project” se encuentran los todos los archivos que serán empleados en el proyecto. Con esto ser abre el editor de texto donde hemos de escribir el código fuente de nuestro proyecto. Y en “Architecture” escribimos “compor_funcional”.

A continuación completa el código como se muestra en el siguiente listado. Figura ispL-11 Lo que sigue es rellenar el esqueleto de archivo mostrado en la Figura ispL-11. como se muestra en la Figura ispL-11.Figura ispL-10 Hacemos clic sobre la pestaña “OK” con lo cual se genera el esqueleto del archivo. Por tratarse de una compuerta OR el código es muy pequeño pero se sigue el estilo funcional. .

guárdalo y ve al navegador de proyecto. else Q<='1'. como se muestra en la Figura ispL-12. -. Seleccionas el archivo VHDL. end comp_funcional. Si el código no tiene errores aparecerá una palomita de color verde al lado izquierdo.B) --Se ejecuta cuando A o B cambian begin if(A='0'and B='0') then Q<='0'. use ieee.all. end if. ____________________________________________________________________ Ok. entity compor is port( A: in std_logic . Q: out std_logic ). end process opor.Asignaciones de pines en la GAL attribute loc: string. attribute loc of Q: signal is "p23".std_logic_1164. --Asignacion mediante 'loc' attribute loc of A: signal is "p2". B: in std_logic .vhd)].all. architecture comp_funcional of compor is begin opor: process(A.all.std_logic_unsigned. A continuación damos doble clic en “Synplify Synthesize VHDL File”. end compor. Si ya terminaste de escribir el código. use ieee._________________________________________________________________________ library ieee. attribute loc of B: signal is "p3". en nuestro caso seleccionamos toda la línea [compor (comp_or. . use ieee.std_logic_arith.

. En la Figura ispL-13 se muestra el resultado de esta ejecución.Figura ispL-12 A continuación hacemos doble clic sobre “Compile EDIF File” para identificar los puertos de entrada y salida.

seleccionamos el dispositivo GAL22V10-10LP (Figura ispL-14) en el navegador de proyecto y hacemos doble clic sobre “JEDEC File” en la ventana de “Proccess”.jedec el cual será usado por el programador para bajar el código a la GAL22V10D. Para generar el archivo . lo que sigue generar el archivo .Figura ispL-13 Después de verificar que el código no tenga errores y de inspeccionar los puertos de entrada y salida. .jedec.

jed al buffer respectivo para ser cargado a la GAL. Figura ispL-15 Después de esto el archivo . .Figura ispL-14 Después de hacer doble clic sobre “JEDEC File” y si no hay error se observa la siguiente pantalla. lo que sigue es copiar el archivo .jed (. Dependiendo del programador con el que se cuente.jedec) ha sido generado en el directorio del proyecto.