Ministerul Educaţiei ,Tineretului şi Sportului al RM Universitatea Tehnică a Moldovei Catedra calculatoare

La disciplina I. C.

Tema:

Sinteza şi modelarea interfeţei seriale cu detecţie de erori

A efectuat: A verificat:

st. grupei C- 073 Gogu Andrei
Lector universitar Calmicov I.

Chişinau 2010

prn=VCC. active:OUTPUT.0] :DFF. enable:OUTPUT.clk=CLK. Scopul lucrării de laborator: sinteza şi modelarea interfeţei de Simbolul grafic: contor load activ e CLK inst Decodificator: SUBDESIGN decodificator ( Addres_bus[13. active=VCC.d=count[]. ) BEGIN IF Addres_bus[]==H"1A04" THEN enable=VCC. END. if load THEN count[]. Contor: SUBDESIGN contor ( load:INPUT. begin count[].comunicatie seriala şi a mechanizmului de detecţie erorilor in timpul transmiterii.active=GND. end if. else count[]. count[]. elsif count[]. end. END IF. CLK:INPUT. count[]. Simbolul grafic: . else enable=GND.d=18.0] :INPUT.. active=VCC. ) VARIABLE count[4.d=0.q-1.clrn=VCC.q==0 THEN count[]..

q. if load THEN register[10]..0] enable inst1 TxRegister: SUBDESIGN txRegister ( sdata:OUTPUT. register[0].0]:DFF..0]. . load:INPUT. register[0].d=VCC.0]:WIRE. register[1].. ) VARIABLE register[10. ELSE register[].2]... par[0]=data[0].d=w[7. w[7.d=!par[7]. register[]. elsif SHIFT THEN for i in 1 to 10 generate register[i].d=GND.d=register[]. CLK:INPUT...decodif icator Addres_bus[13.. begin sdata=register[10]. end generate.clk=CLK. w[7. register[9. SHIFT:INPUT. data[7. for i in 1 to 7 generate par[i]=data[i] XOR par[i-1].q. register[]. end generate.0]:INPUT.clrn=VCC.0]:WIRE.0]. register[].q.d=GND.. par[7.prn=VCC.d=register[i-1].0]=data[7.

.0] load CLK SHIFT sdata inst2 Concluzie: Efectuînd lucrarea de laborator dată.END IF. . Cu ajutorul programului Max+PLUS si circuitelor schemelor grafice şi limbajului AHDL am efectuat laboratorul dat. end. am sintezat şi am modelat interfaţa serială cu detecţie de erori. Simbolul grafic: txRegister data[7.

Sign up to vote on this title
UsefulNot useful