Sntesis de Circuitos Secuenciales Sncronos

Ejemplo de Circuito Secuencial Sncrono Se desea realizar el sistema digital que permita gobernar el sistema de apertura y cierre de una puerta automtica. Como entradas del circuito se dispone de 3 seales digitales: P: sensor de presencia de persona en la plataforma de acceso (a 1) C: final de carrera que indica puerta totalmente cerrada (si est a 1) A: final de carrera que indica puerta totalmente abierta (si est a 1) Como seales de salida, se deben generar dos que actan sobre el motor que permite el desplazamiento lateral de la puerta segn la figura adjunta: S1: orden de apertura de la puerta (si est a 1) S2: orden de cierre de la puerta (si est a 1)
P: persona en plataforma

A: puerta totalmente abierta P C A

C: puerta totalmente cerrada MQUINA DE ESTADOS FINITOS S1 (abrir) S2 (cerrar)

El funcionamiento especificado para el sistema es el siguiente: Cuando llega una persona a la plataforma, la puerta comienza a abrirse Siempre que se encuentre una persona en la plataforma, la puerta contina abierta Cuando una persona sale de la plataforma, la puerta comienza a cerrar, pero si sta no se encontraba totalmente abierta en dicho instante, primero se abre del todo y a continuacin comienza a cerrar Si una persona llega a la plataforma cuando la puerta se est cerrando, entonces sta comienza a abrirse

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Cualquier otra situacin distinta de las anteriormente indicadas se resolver de la manera que considere el diseador

Una posible solucin: Se disea como Circuito Secuencial Sncrono (o Mquina de Estados Finitos) y se toma una seal de reloj con una frecuencia lo suficientemente alta como para considerar que en el sistema mecnico a controlar no resulta posible el cambio de ms de una variable de entrada entre un flanco de la seal de reloj y el siguiente flanco.

Entradas

Estado Prox. Secuencial

Estado Actual

Salidas

Combinac. Entrada CLK

Combinac. Salida

Para especificar el funcionamiento deseado del circuito, se puede emplear bien un diagrama de estados o bien una tabla de fases (equivalentes). Se van a mostrar ambas posibilidades en este ejemplo. El diagrama de estados es una representacin grfica de los distintos estados por los que pasa el sistema digital a disear y de sus transiciones. Los estados se representan mediante nmeros que se van incrementando a medida que se detecta una nueva situacin a considerar y aparecen encerrados en crculos y las transiciones mediante flechas sobre las cuales se sitan los valores de las entradas que ocasionan tal transicin. Se adjunta un posible diagrama de estados para el ejercicio propuesto con los siguientes estados considerados: E1: Plataforma vaca y puerta totalmente cerrada. Situacin de reposo. E2: Llega una persona a la plataforma y la puerta est todava cerrada (hay que abrir) E3: Hay una persona en la plataforma y estamos abriendo (seguimos abriendo) E4: Hay una persona y la puerta est abierta totalmente (la dejamos as) E5: La puerta estaba abrindose porque antes haba alguien (proviene de E3) y esa persona se va (continuamos abriendo la puerta hasta que lo est totalmente) E6: La puerta est totalmente abierta y no hay nadie en la plataforma (mandamos cerrar) E7: No hay nadie en la plataforma y la puerta est cerrandose (seguimos cerrando) 2 de 7

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110 PCA=110 010

2 1
010

100

100

3
000 101

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Tabla fusionada: para distinguir las variables de estado interno que se necesitan, se fusionan las lneas que presentan los mismos nmeros en las mismas columnas y adems las mismas salidas. Combinacin de entradas 5 7 6 6 6 1 1 1 3 3 4 4 4 2 2 Salidas 0 1 0 0 0 1 000 001 010 011 100 101 110 111 S1 S2

Hay 3 filas, lo que indica que se necesitan codificar 3 lneas diferentes mediante variables de estado interno, luego el n de variables de estado interno es de 2 (Q1 y Q0). Seleccionamos las combinaciones de las variables de estado interno coincidentes con las salidas para simplificar al mximo el circuito combinacional de salida: S1 = Q1 y S2 = Q0 Combinacin de entradas 000 001 010 011 100 101 110 111 5 7 6 6 6 1 1 1 3 3 4 4 4 2 2 Variables de estado interno Q1 0 1 0 Q0 0 0 1

Tabla de Transiciones: refleja la evolucin del circuito (Q1T+T y Q0T+T) ante la aparicin de un flanco activo en la seal de reloj en funcin de las entradas (P,C, A) y del estado actual del sistema (Q1T y Q0T). Los estados estables mantendrn el valor de la combinacin de las variables de estado interno y las transiciones reflejarn un cambio entre la combinacin actual existente en las variables de estado interno (Q1T y Q0T ) y la combinacin posterior al flanco en el reloj (Q1T+T y Q0T+T) Para almacenar las variables de estado interno se pueden emplear biestables sncronos JK o biestables D como en este caso. Para que la evolucin sea la esperada, las entradas de los biestables deben presentar, antes de la aparicin del flanco, el valor coincidente con el estado siguiente al mismo.

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Entradas

Evolucin Estado Entradas biestables D Q0T+T

X 1 0 X 1 1 1 X 0 0 0 X X X X X X 0 0 X 0 0 0 X 0 X 0 X X X X X

P C A Q1T Q0T Q1T+T

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 X 0 1 X 0 0 0 X 0 0 0 X X X X X X 1 1 X 0 0 0 X 1 X 1 X X X X X

D1
X 0 1 X 0 0 0 X 0 0 0 X X X X X X 1 1 X 0 0 0 X 1 X 1 X X X X X

D0
X 1 0 X 1 1 1 X 0 0 0 X X X X X X 0 0 X 0 0 0 X 0 X 0 X X X X X

En la tabla de transiciones se han marcado en gris las combinaciones que no son posibles durante el funcionamiento del circuito y se han resaltado en amarillo las combinaciones correspondientes a estados de transicin en los que se modifica la combinacin de las variables de estado interno.

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Sntesis de los combinacionales de entrada: se procede a la sntesis de las entradas de los biestables D de acuerdo con la combinacin presente en las entradas (P,C,A) y el estado actual (Q1T,Q0T). D1 = f(P,C,A,Q1,Q0) D0 = g(P,C,A,Q1,Q0)

Se debe realizar la sntesis de dos funciones de 5 variables, descomponemos en dos mapas de Karnaugh de 4 variables para proceder a la minimizacin. Sntesis de D1 Con P = 0 CA Q1Q0 00 01 11 10 X 1 X X X X X X X 00 01 11 10 CA Q1Q0 00 01 11 10 X 1 X 1 X X X X X 1 X X 1 Con P = 1 00 01 11 10

D1 = C A Q1
simplificada para la entrada del biestable D1 resulta ser:

D1 = PA

Tomamos las agrupaciones sealadas a color en el mapa de Karnaugh y la expresin

D1 = C A Q1 + PA
Sntesis de D0 Con P = 0 CA Q1Q0 00 01 11 10 X 1 X 1 1 X 1 X X X X X 00 01 11 10 CA Q1Q0 00 01 11 10 D0 = P0 = 0 X X X X X X X X X Con P = 1 00 01 11 10

D0 = P (A + C Q 0)
Luego

D0 = P (A + C Q 0)

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El diseo final del circuito es el que se muestra en la figura, se ha aadido una seal de Reset (Nivel activo bajo) sobre la que habr que actuar a la hora de instalar el sistema (p.e. mediante un pulsador) y que asegura que arrancamos con la codificacin Q1=0 Q0=0 correspondientes a la situacin inicial.

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