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Politecnico di Torino - Facoltà di Ingegneria delll’Informazione – Sistemi Elettronici

Prova scritta del 19/02/04 Esercizio 1) testo B tempo: 2 ore

Si consideri lo schema in figura dove i due FF hanno le uscite Q inizializzate a 0. Sia C =33 pF R= 1 Kohm e lo Shmitt frigger con tensioni di soglia rispettivamente Vih = Vt2 e Vil == Vt1 e con tensioni di uscita Vol=OV e Voh=5V. Nell'ipotesi che sia Vt1=0.5V,Vt2=2,5 : f=not(D*E)

a) rappresentare le forme d'onda ai nodi A, B, D, E, F,G nell'ipotesi che tutti i componenti logici abbiano ritardo nullo per i primi 6 periodi del segnale A. L’invertitore con isteresi collocato a sinistra forma un generatore di onda quadra; il segnale A è quindi un’onda quadra, la cui frequenza è richiesta al punto b). Le relazioni tra segnali sono: -B=A*G - G = NOT (D * E) (per il testo B) - F = NOT E - D = B diviso modulo 2 (clock attivo sul fronte di salita) - E = D diviso modulo 2 (clock attivo sul fronte di salita) Facciamo l'ipotesi che la somma dei ritardi delle porte e dei FF sia inferiore al periodo di clock (ipotesi verificata nel punto d). In questo caso le transizioni significative sono tutte entro il primo periodo del clock, che è disegnato con scala espansa. La sequenza di transizioni indicata nel diagramma rispetta la sequenza reale. A B D E F G 1 2 3 4 5 6 7 __/’’’’’’’\________/’’’\___/’’’\___/’’’\___/’’’\___/’’’\___/’ ____/’’’’’’’’’\_____________________________________________ ______/’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’ ________/’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’ ’’’’’’’’\___________________________________________________ ’’’’’’’’’’’\________________________________________________

Il sistema è asincrono; il primo fronte del clock A attiva una sequenza di transizioni intervallate solo in base ai ritardi dei vari elementi logici. Le transizioni successive di A non hanno alcun effetto.

SistEln -SEcorrdig040219e –rev 02/02/2005 3:47 PM - DDC

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4 + 53. D. B = . formata da tratti iniziali di esponenziale.555 Ta = -τ ln 0.8 MHz (non richiesta esplicitamente nella domanda).61 = 53.E.5 V = 2.5 V = 5 V – 4.55 = 33 ns 0. c) Rappresentare. termina a Vt2 = 2. B = 2.5 e^-Tb/τ e^-Tb/τ = 0. termina a Vt1 = 0. THLgate= 3 ns.5 e^-Ta/τ e^-Ta/τ = 0. Il tratto in discesa inizia a Vt2 = 2.1 ns Il periodo complessivo è 19.5 V. quotandole.4 ns discesa: V(t) = A + B e ^ -t/τ V(∞) = 0 V.Facoltà di Ingegneria delll’Informazione – Sistemi Elettronici b) calcolare e quotare la forma d'onda al nodo I.588 = 19. e calcolare il tempo richiesto per passare da Vt1 a Vt2 in salita e in discesa (rispettivamente Ta e Tb): salita: V(t) = A + B e ^ -t/τ V(∞) = 5 V.5 V. le forme d'onda ai nodi A. Il segnale sul nodo I è un’onda pseudo-triangolare.5 V.5 V. A=0V V(0) = 2.2 = 33 ns 1. ha asindoto 5 V. compresa tra le due tensioni di soglia.DDC 2 .5V V(Ta) = 2.5V V(Tb) = 0.1 = 72.4.5 V. Il periodo di clock non è rilevante. a cui corrisponde una frequenza F = 13. TLHgate = 4ns.G nell'ipotesi che si abbiano i seguenti ritardi : Tck->Q = 5 ns (sia per transizioni L-> H che per transizioni H>L).F. A=5V V(0) = 0. TsuFFD = 2 ns. ha asindoto 0 V. Da queste considerazioni è possibile determinare i parametri A e B per i due tratti esponenziali. Il tratto in salita inizia a Vt1 = 0.Politecnico di Torino . salvo per quando discusso nella risposta d) 1 A B D E F G 2 3 __/’’’’’’’’’’’’’’’’’’’’’’\_____________________/’’’\___/ |-4-| ______/’’’’’’’’’’’’’’’\_________________________________ |--5-| |-3| ___________/’’’’’’’|’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’ |--5-| | ________________/’’|’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’’ | | ’’’’’’’’’’’’’’’’\__|________________________________________ |-3| ’’’’’’’’’’’’’’’’’’’\______________________________________ SistEln -SEcorrdig040219e –rev 02/02/2005 3:47 PM . Tck->Qn = 5ns (sia per transizioni L-> H sia per transizioni H->L).5 V. B.5 ns .2 Tb = -τ ln 0. La costante di tempo è τ = RC = 33 ns.

74 pF e) Calcolare il valore massimo del tempo di hold dei FF per il quale il sistema continua a funzionare. Il sistema è asincrono.8 MHz Questo calcolo è anche una verifica che.Facoltà di Ingegneria delll’Informazione – Sistemi Elettronici d) Quale e' la massima frequenza di funzionamento e quale e' il valore di C che la realizza. 1 A B D E F G 2 3 4 __/’’’’’’\______/’’’’’’\______/’’’’’’\______/’’’’’’ |-4-| ______/’’’’’’\_____/’’\__________/’’’’’’\_______/’’ |--5-| ___________/’’’’’’’’’’’’\_____________/’’’’’’’’’’’’ |--5-| ________________/’’’’’’’’’’’’’’’’’’’’’’’’’\________ | ’’’’’’’’’’’’’’’’\_________________________/’’’’’’’’ |-3| ’’’’’’’’’’’’’’’’’’’\________/’’’’’’’’’’’’\/’’’’’’’’ Il limite inferiore del periodo di clock è quindi: Tckmin = 4 + 5 + 5 + 3 = 17 ns . e può esserci un funzionamento diverso da quello indicato nel punto a) e c) se il secondo fronte dell’onda quadra A arriva quando G è ancora alto. Entrambi i FF operano come divisori modulo 2. il circuito opera effettivamente come indicato nelle risposte a) e c).DDC 3 . Per il corretto funzionamento il tempo di Hold deve essere inferiore al tempo di propagazione (5 ns). Il periodo è proporzionale a C (vedi soluzione punto b). nel calcolo del periodo minimo del clock non deve essere considerto il tempo di setup. SistEln -SEcorrdig040219e –rev 02/02/2005 3:47 PM . e genera una nuova transizione sul clock B.8/58. con i valori specificati per i componenti C ed R. quindi il valore di C che determina Fmax è: C = 33pF * 13.8 = 7. cui corrisponde Fmax = 58.Politecnico di Torino . Dato che il segnale di reazione interviene direttamente sul clock e non sull’ingresso D del FF.

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/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->