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Diseño de un amplificador Miller, aplicando la metodología gm/Id, empleando el proceso tecnológico CMOS Bulk de 0.

5 µm
P. González de la Rosa*, B. S. Soto Cruz, J. Alvarado Pulido, F. Sandoval Ibarra Maestría en Dispositivos Semiconductores - CIDS-BUAP – México e-mail {petgr_1ece@hotmail.com}
Resumen.- En el presente trabajo se describen cada uno los pasos que se llevaron a cabo para realizar el análisis y diseño de un amplificador Miller de dos etapas, utilizando la metodología gm/ID, la cual es una metodología de diseño basada en un tratamiento unificado de todas las regiones de operación del transistor MOS. En este trabajo se utiliza la curva gm/ID vs ID/(W/L) como herramienta fundamental de diseño.

I. Introducción
El diseño de circuitos analógicos CMOS es una actividad bastante compleja, ya que en el proceso de diseño se deben satisfacer varias especificaciones, tales como: ganancia de voltaje, voltajes de offset, ruido, área, CMRR, etc., cada una de estas especificaciones están ampliamente relacionadas con las dimensiones de los transistores, por lo tanto los dispositivos depende de la tecnología empleada [1]. El amplificador Miller de dos etapas, como su nombre lo indica está formado por dos etapas de amplificación, la primera es una etapa diferencial formada por transistores PMOS, la segunda etapa está formada por un amplificador fuente común. Entre la salida y la entrada de la segunda etapa de amplificación se conecta un capacitor (CC) el cual es frecuentemente nombrado capacitor Miller, este capacitor se incluye para asegurar la estabilidad del amplificador, cuando este sea utilizado en sistemas de retroalimentación [2]. La representación esquemática del amplificador se muestra en la Fig. 1. Este trabajo se enfoca en el análisis y diseño de un amplificador Miller, considerando las especificaciones de diseño y sus efectos en el funcionamiento del amplificador mostrados en [3], utilizando la metodología gm/ID.

El artículo se organiza de la siguiente manera: Sección II se explica de manera concisa las principales características de cada una de las regiones de Inversión del transistor MOS. En la sección III, el concepto de coeficiente de inversión normalizado. En la sección IV se describe brevemente las principales características de la metodología gm/ID. Sección V, aplicación de la metodología gm/ID en el diseño del amplificador. Finalmente en la sección VI presentamos nuestras conclusiones.

Fig. 1 Amplificador Miller.

2. Regiones de Inversión MOS Otra variable que aumenta aun más la complejidad del diseño analógico, es el resultado de múltiples regiones de inversión del transistor MOS. Las características de la corriente de

2. Las ecuaciones para determinar la transconductancia.drenador ID y transconductancia gm son diferentes en cada una de estas regiones. de deriva o arrastre es la que predomina [5]. Una expresión que determina la corriente de drenador desde inversión débil hasta inversión fuerte se muestra en la ecuación (7). en esta expresión se omiten los efectos de velocidad de saturación y VFMR [5]. En ID la corriente de drenador es proporcional al exponencial del voltaje eficaz (VGS . En esta región el canal esta ligeramente invertido por tal motivo la corriente que predomina es la de difusión [5]. en esta región ambas corrientes (difusión y arrastre) son significativas. Un factor que describe la cantidad de transconductancia que se produce con respecto a una determinada corriente de drenador es gm/ID la cual en la literatura se describe como el parámetro que determina la eficiencia de la transconductancia. En IF el canal está fuertemente invertido por lo que la corriente de drenador.2 Inversión fuerte (IF) El transistor opera en la región de inversión fuerte. esta relación se muestra en la ecuación (1) la cual es una aproximación de la corriente de drenador en ID obtenida del modelo EKV [6]. por lo que el voltaje compuerta-fuente (VGS) puede ser ligeramente más pequeño que el voltaje umbral (VTH) [4]. ( ) ( ) ( )( )( ) ( ) ( ) 2. las cuales son:  Inversión débil (ID)  Inversión moderada (IM)  Inversión fuerte (IF) 2. por lo tanto ninguna de las expresiones para la corriente de drenador que se muestran en (1) y (4) pueden ser usadas para modelar el comportamiento de la corriente de drenador en IM. ( ) ( )( ) ( ) ( ) ( ) ( ) ( ) La transconductancia gm es un parámetro importante en el diseño de circuitos analógicos.1 Inversión débil (ID) El transistor opera en la región de inversión débil.3 Inversión moderada (IM) Entre inversión débil y fuerte ahí una región de transición conocida como inversión moderada (IM). ( ) ( ) ( ) ( ) ( )* ( )+ ( ) . (5) y (6).VTH). cuando se polariza con valores muy pequeños de corriente. corriente de drenador y gm/ID en IF se muestran en las ecuaciones (4). en ID se puede determinar con la ecuación (3). es proporcional al cuadrado del voltaje eficaz (VGS .VTH). en ID se puede determinar utilizando la ecuación (2). La ecuación de la corriente de drenador en IF excluyendo los efectos de velocidad de saturación y de reducción de la movilidad debido al campo eléctrico transversal VFMR por sus siglas en ingles. cuando se aplica al transistor MOS un voltaje VGS mayor a VTH y se manejan corrientes de polarización grandes con respecto a la región de inversión débil. Por otro lado debido a que el comportamiento de gm se relaciona ampliamente con ID.

por lo Donde ID es la corriente de drenador. es decir se tienen dos grados de libertad en el diseño. Cox es la capacitancia del oxido por unida de área y UT es el voltaje térmico a temperatura ambiente. ( ) Se requieren factores de forma (S = W/L) grandes para que los dispositivos operen en ID. 0. ( ) ( ) Fig. Sin embargo con el fin de determinar la región de operación de cada una de los transistores es necesario agregar un grado más de libertad.28 y 0. por lo que se reduce el área de compuerta.4-1. .5 para procesos CMOS Bulk típicos.Donde n es el factor del substrato. 2 Gráfica de gm/ID VS ID para L = 4. 0. Si los dispositivos están operando en IF los factores de forma que se requieren son relativamente pequeños en comparación con ID. La Fig. 3. Para L menores se puede observar que gm/ID decae más rápido en IF debido a los efectos de velocidad de saturación y VFMR [5]. lo anterior demuestra que I0 es una corriente fija e independiente del nivel de inversión. UT es el voltaje térmico a temperatura ambiente (300 K). por lo tanto el área de compuerta (W*L) también es bastante amplia. lo anterior implica que los circuitos en ID tendrán un ancho de banda pobre. Este grado de libertad adicional en el diseño analógico se puede determinar utilizando la ecuación (8). Es importante mencionar que se mantiene fijo a un valor promedio en inversión moderada. 2 muestra una gráfica de gm/ID vs ID en la cual podemos observar que la eficiencia de la transconductancia es máxima y constante en ID. su valor es aproximadamente 1. este es el coeficiente de inversión. en la región IM decae ligeramente y por ultimo en IF disminuye significativamente. 1. esto genera capacitancias de compuerta considerables las cuales afectan la respuesta en frecuencia de los dispositivos. Es importante notar que para L = 4 µm los valores que pronostica la ley cuadrática sin efectos de velocidad de saturación casi se aproxima al valor de la curva. En IM se obtiene el mejor compromiso entre velocidad y consumo de potencia [1]. para un transistor NMOS utilizando el proceso tecnológico CMOS Bulk de 0. (W/L) es el factor de forma o razón de aspecto y I0 puede evaluarse como la corriente expresada por la ecuación (9). al principio de un diseño por lo regular selecciona la corriente de drenador y longitud de canal (L). El coeficiente de inversión se utiliza como una representación numérica del nivel de inversión del transistor MOS en cualquier lugar de las 3 regiones de inversión [5].18 µm.18 µm. sin embargo es importante mencionar que su valor decae ligeramente con el incremento del nivel de inversión [5]. los circuitos que operan en esta región tienen un ancho de banda mayor con respecto a ID y la eficiencia de la transconductancia es mayor con respecto a IF. Coeficiente de Inversión normalizado El diseñador de circuitos analógicos. tanto las capacitancias de compuerta son menores lo que da lugar a obtener circuitos con un ancho de banda amplio.48. también se mantiene fijo a un valor correspondiente a campos eléctricos bajos.

En esta metodología se considera la razón de la transconductancia gm sobre la corriente de drenador ID y la corriente de drenador normalizada IN = ID(W/L) como herramienta fundamental de diseño. . La corriente I0 normaliza el coeficiente de inversión. el coeficiente de inversión y la longitud de canal. suponen que los transistores están operando en inversión débil o inversión fuerte. los diseñadores han tenido que cambiar la metodología con la cuál diseñaban los circuitos analógicos sin que se pierdan las características de los dispositivos. 4. ver ecuación (10). Fig. La metodología de diseño gm/ID propuesta por [1]. La mayoría de los métodos utilizados en la síntesis de circuitos analógicos. por tal motivo es impreciso obtener las dimensiones de los transistores utilizando la aproximación de la ley cuadrática.  Proporciona un indicativo de la región de operación del dispositivo  Es una herramienta que ofrece una manera sencilla de determinar las dimensiones de los transistores. Debido a que la transconductancia se define como la variación de la corriente de drenador con respecto al incremento del voltaje compuertafuente (VGS). entonces a partir de esta normalización es posible definir las diferentes regiones en que opera un transistor con respecto a su nivel de inversión: débil (IC<0. 4 Curva W vs IC para NMOS.1). es posible determinar el ancho de canal W utilizando la ecuación (9).07 µA para el transistor PMOS [5]. la cual como su nombre lo indica su valor depende del proceso tecnológico CMOS que se esté utilizando. Metodología gm/ID Debido al escalamiento de las dimensiones de los transistores.La corriente que se muestra en (9) es nombrada en la literatura como la corriente de la tecnología. moderada (0. Esta derivada es máxima en la región de inversión débil. La elección de gm/ID se basa en la importancia de las siguientes razones:  La eficiencia de la transconductancia está fuertemente relacionada con el funcionamiento de los circuitos analógicos.1<IC<10) y fuerte (IC>10). Cuando se selecciona la corriente de drenador. Fig. Es fácil demostrar que la razón gm/ID es igual a la derivada del logaritmo natural de ID con respecto a VGS. Aunado a esto la tendencia actual hacia dispositivos portátiles ha provocado que el consumo de potencia sea una preocupación principal. donde la dependencia de ID con respecto a VGS es exponencial. graficando W vs IC como se muestra en las Figuras 3 y 4. Para el proceso CMOS 0.5 µm esta corriente tiene un valor de 0. 3 Curva W vs IC para PMOS.21 µA para el transistor NMOS y 0. permite una metodología de síntesis unificada en todas las regiones de operación del transistor MOS.

Después de elegir el valor de la razón gm/ID (región de operación del dispositivo). (gm/ID)1 = (gm/ID)2 = 16.5 pF [3]. La calidad “universal” de la curva gm/ID vs IN se emplea durante el proceso de diseño.    Fig. que proporciona una representación continua de la corriente de drenador y los parámetros a pequeña señal en todas las regiones de operación. slew-rate (SR) y margen de fase (MF). En este trabajo la manera en que se obtuvo la curva gm/ID vs IN para ambos transistores (PMOS y NMOS) fue a través de simulación eléctrica. margen de fase MF = 60°. slew-rate SR > 15 V/µs y VDD = 2. utilizando el modelo BSIM3v3. basándose en el SR propuesto: Ibias = Cc*SR = 22. al igual que la corriente normalizada IN. La curva gm/ID vs IN puede ser obtenida de dos maneras: (ambas analíticas). Diseño del amplificador Miller La metodología gm/ID fue aplicada a la síntesis de un amplificador Miller cuya estructura se muestra en la Fig. el factor de forma (W/L) puede ser determinado empleando la curva gm/ID vs ID. ancho de banda (GWB = 20 MHz). nosotros utilizamos la siguiente relación: Cc>0. Para un margen de fase MF = 60 °. 2.  . Considerando el GWB propuesto en las especificaciones. es posible determinar W.{ ( ) ( )} ( ) ( ) La ecuación (10) muestra que la eficiencia de la transconductancia gm/ID es independiente de las dimensiones de los transistores.5V.5 V y VSS = -2. El valor de la corriente de polarización (Ibias) se determina.5 µA.5 µm) obtenidas a partir de simulación eléctrica empleando el modelo del transistor MOS BSIM3v3. 5 Curvas para los transistores PMOS y NMOS (proceso CMOS Bulk 0. El procedimiento de diseño se muestra en los siguientes puntos:  Primero es necesario elegir el valor del capacitor de compensación (Cc). Por lo tanto. La Fig.000 (80 dB). 5. capacitor de carga CL = 5 pF. La otra manera es a través de simulación eléctrica. es posible determinar la transconductancia del amplificador usando la siguiente ecuación obtenida de [3]: Con el resultado anterior puede ser determinada la razón gm/ID del par diferencial PMOS (M1-M2). Las especificaciones de diseño del amplificador son las siguientes: ganancia en DC AV ≥ 10. 5 muestra las gráficas para ambos transistores. El procedimiento de diseño que se mostrará posteriormente se enfoca principalmente en mejorar el funcionamiento en términos de: ganancia en DC (AV). la curva gm/ID vs IN es una característica única para todos los transistores del mismo tipo (NMOS o PMOS) para una tecnología específica [1]. cuando la razón de aspecto de los transistores (W/L) es desconocida.74. usando el modelo del transistor MOS propuesto en [7]. incluso si se propone el valor de L. por lo tanto la razón de aspecto de los transistores puede determinarse de manera sencilla.22*CL entonces Cc = 1.

31. [3] Allen Phillip E. 1993. Cap.Tsividis.C. “Micropower Techniques”.. 9. D. “A gm/ID Based Methodology for the Design of CMOS Analog Circuits and Its Application to the Synthesis of a Silicon-On-Insulator Micropower OTA”. pp. Vittoz. Eds. 221-229. R. “Design of Analog Integrated Circuits and Systems”. “Tradeoffs and Optimization in Analog CMOS Design”. Silveira. 8. Binkley. J. vol. .. G. Flandre. NJ: Prentice Hall. *5+ David M. Ed. *4+ Laker k. *1+ F. in Design of VLSI Circuits for Telecommunications and Signal Processing. pp.. Vittoz. pp. F. E. 27-32. Ed. Ed. Holberg Douglas R. 243-293. 5. July 1995. pp. [2] David Johns. Ed. *7+ Eric A. A. 6. Franca and Y. “Analog Integrated Circuit Design”. No. *6+ C. Krummenacher. and P. and E. Englewood Cliffs. Cap. Second Editon. 83-114. 2. 1.M. A. IEEE Journal of Solid-State Circuits. Oxford University Press. John Wiley & Sons. Kenneth W. 9-32. Cap. Jespers. vol.. Cap. “An analytical MOS transistor model valid in all regions of operation and dedicated to low-voltage and low-current applications”. McGraw Hill. Inc. Analog Integrated Circuits and Signal Processing. John Wiley & Sons Ltd (2008). Sansen W. Enz. September 1996. “CMOS Analog Circuit Design”.. Martin. P. pp.

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