28/01/2010

Arquitectura de Computadoras Unidad 3
Selección de componentes para ensamble de equipo de cómputo
Ing. Osvaldo Gutiérrez Mata

CONTENIDO:
• • • • • Chips de CPU Controlador de bus Puertos de entrada / salida Controlador de interrupciones Chips de memoria

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CHIPS DE CPU
• La IBM PC original contenía una CPU 8088 con un bus de direcciones de 20 bits, que permitían direccionar 1 MB de memoria. • Cuando surgió el chip de CPU 80286 Intel incrementó el espacio de memoria a 16 MB. • Fue necesario añadir cuatro líneas más al bus de direcciones (independientes de las 20 anteriores por razones de compatibilidad con chips anteriores). • Fue necesario también añadir más líneas de control para ocuparse de las nuevas líneas de dirección.

CHIPS DE CPU
• Cuando apareció el 80386 se añadieron otras 8 líneas de dirección y más líneas de control. Todo esto se muestra en la figura.

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EL PENTIUM II
• Descendiente directo del 8088. • Formado por aprox. 7.5 millones de transistores. • Totalmente compatible con todos los procesadores anteriores. • Puede ejecutar programas binarios para todos sus antecesores sin ser modificados. • Es una máquina de 32 bits completa. • Tiene la misma arquitectura de conjunto de instrucciones (ISA) que los chips 80386, 80486, Pentium y Pentium Pro.

EL PENTIUM II
• Puede direccionar 64 MB de memoria física y transferir datos en unidades de 64 bits. • En el nivel ISA las instrucciones se obtienen con anticipación y se descomponen en micro operaciones tipo RISC. • Éstas se almacenan en un buffer y se ejecutan en cuanto los recursos necesarios están disponibles. • Se pueden iniciar varias micro - operaciones en el mismo ciclo, lo que convierte al Pentium II en una máquina superescalar.

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EL PENTIUM II
• Tiene una caché de dos niveles. Un par de cachés en el chip, 16 KB para instrucciones y 16 KB para datos, además una caché unificada de nivel dos de 512 KB. • El tamaño de la línea de caché es de 32 bytes

EL PENTIUM II
• Desde el 8088 hasta el Pentium Pro todas las CPU de Intel eran CIs comunes, con terminales en los lados o en la base para ser conectados en zócalos. • El Pentium II está contenido en un SEC (Single Edge Cartridge), un encapsulado de plástico grande que contiene el procesador, la caché de nivel dos y un conector de una sola línea con 242 terminales.

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EL PENTIUM II

EL PENTIUM II
• 170 líneas son para señales, 27 son para potencia (diferentes voltajes) y 35 tierras. • La mayoría de las señales lógicas usan dos o más terminales, así, sólo se tienen 53 señales distintas. • En la figura se muestra un diagrama de las terminales de conexión.

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CONTROLADOR DE BUS
• Los chips de E/S tienen que convertirse en controladores de bus para leer y escribir en la memoria y causar interrupciones. • Si dos o más dispositivos quieren convertirse en controlador de bus al mismo tiempo se requiere un mecanismo de arbitraje de bus para evitar conflictos. • Estos mecanismos pueden ser centralizados o descentralizados. • Una forma sencilla de realizar el arbitraje centralizado se muestra en la siguiente figura.

CONTROLADOR DE BUS

Arbitro de bus centralizado de un nivel con encadenamiento circular

El mismo árbitro con dos niveles

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CONTROLADOR DE BUS
• El árbitro no puede saber cuántos dispositivos solicitaron el bus, sólo distingue si hay solicitud o no. • Cuando el árbitro detecta una solicitud de bus emite una concesión habilitando la línea de otorgamiento del bus. • Esta línea está conectada a todos los dispositivos de E/S en serie. • El dispositivo más cercano percibe la concesión, verifica si él emitió una solicitud, si lo hizo, ocupa el bus y ya no propaga la concesión. • Si no hizo una solicitud, propaga la concesión al siguiente dispositivo en línea, que se comporta de la misma forma.

CONTROLADOR DE BUS
• Este esquema se llama encadenamiento circular • Asigna prioridades a los dispositivos con base en su cercanía al árbitro. El más cercano gana. • Otros buses manejan niveles de prioridad, para cada nivel hay una línea de solicitud de bus y una línea de otorgamiento de bus. • Cada dispositivo se conecta a uno de los niveles de solicitud y los dispositivos para los que el tiempo es crítico se conectan a los de más alta prioridad. • En la figura anterior, los dispositivos 1, 2 y 4 tienen prioridad 1, mientras que los 3 y 5 tienen prioridad 2.

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CONTROLADOR DE BUS
• En el arbitraje de bus descentralizado, cuando un dispositivo quiere usar el bus, habilita su línea de solicitud. • Todos los dispositivos monitorean todas las líneas de solicitud. • Al término de cada ciclo cada dispositivo sabe si fue el solicitante con más alta prioridad y si tiene permiso de usar el bus en el siguiente ciclo. • Este método requiere más líneas de bus pero evita los costos del árbitro.

CONTROLADOR DE BUS
• El número de dispositivos no puede ser mayor al número de líneas de solicitud. • Otro tipo de bus descentralizado se muestra en la siguiente figura

Arbitraje de bus descentralizado

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CONTROLADOR DE BUS
• Si ningún dispositivo quiere el bus, la línea de arbitraje habilitada se propaga por todos los dispositivos. • Si un dispositivo quiere adquirir el bus, ve si el bus está inactivo y la señal in que está recibiendo está activa. • Si in está habilitada, el dispositivo deshabilitará su línea out. • El dispositivo siguiente verá su entrada in deshabilitada y deshabilitará su línea out. • Al final sólo un dispositivo tendrá su línea in habilitada y se convertirá en el controlador de bus, habilitará busy e iniciará la transferencia.

PUERTOS DE ENTRADA/SALIDA
• Un puerto de entrada/salida paralela (PIO, Parallel Input/Output) representativo es el Intel 8255ª, que se muestra en la siguiente figura

• Tiene 24 líneas de E/S que pueden conectarse con cualquier dispositivo compatible con TTL, por ejemplo teclados, interruptores, lámparas o impresoras.

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PUERTOS DE ENTRADA/SALIDA
• La forma más simple de usar el 8255A es como tres puertos de 8 bits independientes, A, B y C. • Cada puerto tiene asociado un registro latch de 8 bits. • La CPU escribe un número de 8 bits en el registro correspondiente, éste aparecerá en las líneas de salida y permanecerá ahí hasta que se coloque un valor distinto. • Si la CPU quiere usar un puerto para recibir entradas, sólo tiene que leer el registro correspondiente. • El chip tiene además otras ocho líneas: una de selección de chip, lectura y escritura, dos de dirección y una de restablecimiento (reset) y las de alimentación.

CONTROLADOR DE INTERRUPCIONES
• La IBM PC y todas sus sucesoras usan el chip Intel 8259A, que se muestra en la siguiente figura

• Hasta ocho chips controladores de E/S se pueden conectar directamente a las ocho entradas IRx (Interrupt Request).

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CONTROLADOR DE INTERRUPCIONES
• Cuando algún dispositivo desea causar una interrupción, habilita su línea de entrada. • El 8259A habilita INT, que alimenta directamente la terminal de interrupción de la CPU. • Cuando la CPU puede atender la interrupción, devuelve un pulso al 8259A por INTA (Interrupt Aknowledge). • El 8259A especifica cual entrada causó la interrupción y coloca el número de esa entrada en el bus de datos. • La CPU utiliza este número como índice de una tabla de vectores de interrupción para encontrar la dirección del procedimiento que debe ejecutarse.

CONTROLADOR DE INTERRUPCIONES
• Una vez que el software ha manejado la interrupción, escribe un código especial en uno de los registros del 8259A y se deshabilita la línea INT • Cuando están presentes más de ocho dispositivos de E/S los 8259A se pueden conectar en cascada. • En el caso más extremo, las ocho entradas se pueden conectar a las salidas de ocho 8259A adicionales para tener hasta 64 dispositivos de E/S en una red de interrupciones de dos etapas.

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CHIPS DE MEMORIA
• La tecnología de fabricación de circuitos integrados se presta para fabricar chips cuya estructura interna sea un patrón bidimensional repetitivo. • Los chips de memoria son una aplicación ideal de esta tecnología. • Al mejorar la tecnología, el número de bits que se pueden colocar en un chip aumenta continuamente, duplicándose por lo regular cada 18 meses. • Para un tamaño de memoria dado, hay diversas formas de organizar el chip. Dos posibilidades de organización de un chip de 4 Mb (512K x 8 y 4096 x 1) se muestran a continuación.

CHIPS DE MEMORIA

Dos formas de organizar un chip de memoria de 4 Mb

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CHIPS DE MEMORIA
• En (a) se requieren 19 líneas de dirección para direccionar uno de los 524 288 bytes, y se requieren 8 líneas de datos para cargar o almacenar el byte seleccionado. • La señal CS (Chip Select) se encarga de seleccionar el chip que se necesita que responda en cierto momento y que los demás no lo hagan. • La señal WE (Write Enable) sirve para indicar que se van a escribir datos en el chip. Cuando no está habilitada indica lectura. • La señal OE (Output Enable) se habilita para alimentar las líneas de salida; si no está habilitada, la salida del chip se desconecta del circuito.

CHIPS DE MEMORIA
• En (b) el esquema de direccionamiento es distinto. El chip está organizado como una matriz de 2048 x 2048 celdas de un bit. • Primero se selecciona una localidad renglón colocando su número de 11 bits en las líneas de dirección, luego se habilita la señal RAS (Row Address Strobe). • Después se coloca un número de columna en las líneas de dirección y se habilita CAS (Column Address Strobe). • El chip responde aceptando o enviando un bit de datos. • Esta organización reduce el número de líneas de dirección pero hace más lento el direccionamiento porque se requieren dos ciclos.

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CHIPS DE MEMORIA
• Algunos chips pueden aceptar una dirección de fila seguida de una sucesión de direcciones de columna para acceder a bits consecutivos de un renglón, con lo que se compensa un poco la lentitud. • Con el aumento del tamaño de las palabras de memoria, los chips con anchura de un bit dejaron de ser prácticos. • Para construir una memoria con palabras de 32 bits, por ejemplo, se requerirían 32 chips de 4096K x 1 en paralelo para una capacidad total de por lo menos 16 MB; mientras que con chips de 512K x 8 se requerirían sólo 4, aunque de capacidad menor, 2 MB.

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