You are on page 1of 13

MAQUINAS DE ESTADO Prof.

J Lazarte

Se encuentra el circuito combinacional que junto a los FF formarán el circuito final. Todos los Flip Flops del sistema tienen sus entradas de reloj unidas entre sí y por esta línea se aplica la señal de reloj que “sincroniza” toda la operación del sistema • • • • • • .INTRODUCCION • • • Los SISTEMAS SECUENCIALES SINCRONOS se pueden clasificar en dos grandes tipos denominados Autómatas y estos son: Autómatas de Moore: Aquellos en los que el estado siguiente del sistema depende sólo de las variables del sistema. sino que también depende de variables externas al sistema En el diseño de un sistema secuencial síncrono se deben seguir los siguientes pasos: Dibujar el Diagrama de estados del sistema que se desea diseñar. Con la Tabla de excitación del FF seleccionado y el diagrama de estados se construye la Tabla de Diseño. Autómatas de Mealy: Aquellos en los cuales el estado siguiente del sistema depende no sólo de las variables internas del sistema. Determinar el número y tipo de FFs que se utilizaran.

 Elegir el número y tipo de FF a utilizar y escribir su Tabla de excitación.  Se implementa el circuito final.  Con ayuda de los mapas de Karnaugh se encuentran las ecuaciones lógicas del circuito.DISEÑO • Para el DISEÑO de un sistema secuencial síncrono hay que cumplir una serie de pasos.  Dibujar el Diagrama de estados del sistema síncrono a diseñar. . se construye la Tabla de Diseño.  Con la Tabla de excitación del FF y el Diagrama de estados.

Desarrollo: 1.DISEÑO • Diseñar un contador síncrono ascendente módulo 5 . Diagrama de estados del contador: Q3Q2Q1 Estado Inicial 000 001 010 100 011 .

DISEÑO 2. Usaremos FFs del tipo R-S . Q3Q 2Q1 SR 00 01 10 11 Qn+1 Qn 0 1 No Permt. Qn 0 0 1 1 Qn+1 0 1 0 1 SR 0 * 1 0 0 1 * 0 000 001 010 100 011 . Para realizar la cuenta se requiere 3 bits. aun que no son comerciales se pueden implementar fácilmente con FFs de otros tipos. por cada bit un FF.

DISEÑO 3. Tabla de diseño: Qn 0 0 1 1 Qn+1 0 1 0 1 SR 0 * 1 0 0 1 * 0 Estado final Q3 Q2 Q1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 Q3Q2 Q1 000 001 010 100 011 Excitación S y R S3 R3 S2 R2 S1 R1 0 0 0 1 0 * * * 0 1 0 1 * 0 0 * 0 0 1 * 1 0 1 0 0 0 1 0 1 * Estado inicial Q3 Q2 Q1 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 .

Mapas de Karnaugh: Q3Q2 Q1 00 0 01 0 11 x 10 0 Q3Q2 0 S3=Q2.Q1 Q3Q2 Q1 0 1 1 0 1 0 x x Q1 10 * x R1=Q1 0 1 0 1 x x .Q1 1 Q3Q2 0 S2=Q’2.DISEÑO 4.Q1 1 Q3Q2 0 S1=Q’ .Q’1 3 1 0 1 Q1 00 * * 00 01 * 11 x 10 1 x R3=Q’1 0 00 0 1 00 1 01 x 11 x x 10 0 01 x 11 Q3Q2 Q1 0 1 * 0 01 0 x 10 0 x Q1 10 * 0 00 x 11 0 1 01 x x 11 * x R2=Q2.

DISEÑO 5. . Implementación del circuito: Para la implementación del circuito primero implementaremos un FF SR usando un FF JK. de la manera siguiente: Vemos que el esquema general Muestra un bloque que debe ser diseñado en base a una tabla de excitación en la que se involucra las tablas de excitación de los FFs SR y JK.

R 1 .R’ 1 SR 00 * 00 * 01 * 01 * 1 11 10 1 * 11 10 * Q(t) 0 K= S’.SR Qn 0 0 1 1 Qn+1 0 1 0 1 SR 0 * 1 0 0 1 * 0 JK 0* 1* *1 *0 Q(t) 0 J= S.

DISEÑO .

filosofía de diseño que ha sido rápidamente desplazada por la Lógica Programable que será tratada más adelante. • Este procedimiento de diseño puede emplearse para contadores de cualquier número de bits y cualquier secuencia de conteo.LOGICA CABLEADA • Este método de diseño da lugar a la denominada Lógica Cableada. .

. la secuencia 000. 001 y 100 no funcionaría ya que el estado 001 aparece dentro de la secuencia más de una vez. 011.LOGICA CABLEADA • La única restricción en este método de diseño es que la secuencia sólo puede contener el mismo estado una sola vez dentro de un ciclo completo. • Lo anterior tiene sentido debido a que el método de diseño no puede manejar un estado “presente” de 001 con dos diferentes estados “siguientes”. 001. • Por ejemplo.

. – Con una interfase óptica de potencia con opto acoplador y Triac.LOGICA CABLEADA • Las salidas Q de los FFs de los sistemas secuenciales pueden conectarse a interfases de potencia: – Con un transistor activando un relé.