You are on page 1of 11

Fundamentos de Sistemas Digitales

SEGUNDA ACTIVIDAD EVALUABLE


1: Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES Diseo, Implementacin y Simulacin de un Circuito en Lgica Secuencial

2: Ttulo de la Actividad: 3: Datos personales: - Nombre y Apellidos: - DNI: - Centro asociado:

4: Cdigo de la actividad que le ha correspondido realizar: 5: Enunciado. Enunciado A-E-2-061.doc Esta actividad consiste en el diseo e implementacin en el un circuito secuencial que consta de tres bloque funcionales que realizan funciones claramente diferentes. El primer bloque consiste en construir un reloj con el circuito de tiempo 555 funcionando como astable. El segundo bloque consiste en obtener, a partir de este reloj, una onda cuadrada de mayor periodo y, por ultimo, el tercer bloque consiste en construir un autmata finito controlado por el tren de pulsos anterior y que acte de una forma u otra en funcin de si este pulso est en alta o en baja. Por tanto, el esquema a nivel de diagrama de bloques del circuito a disear y simular es el de la siguiente figura:

Reloj 555

Reloj

Generador de la seal de control, x

Circuito secuencial de 2 bits

Q1 Q0

t1 t2
Reloj X

tm = 4T

tm = 4T

Disee el sistema lgico secuencial de la figura para que el circuito secuencial de 2 bits realice las siguientes funciones: - Si x=1 el circuito sigue la secuencia siguiente: 00 10 11 01 00 10 - . - Si x=0 y el autmata est en el estado 00 11 se queda en el mismo estado y cuando est en el estado 01 pasa al estado 10 y a la inversa, si est en el estado 10 pasa al estado 01.

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

1/11

Fundamentos de Sistemas Digitales SOLUCIN:

BLOQUE 1: DISEO DEL RELOJ ASTABLE


Fichero adjunto: circuito_reloj_astable.sch Funcionamiento del circuito 555 como astable Al poner en marcha el circuito, el condensador C2 se encuentra descargado, y aplica una tensin inicial cero al terminal 6 (UMBRAL/THERSHOLD), y al terminal 2 (DISPARO/TRIGGER). En estas condiciones la salida del biestable RS es Q = 0 (R = 0 y S = 1), lo que lleva la salida a nivel alto, Vo = 1 (terminal 3/OUTPUT). Esta situacin se mantiene mientras dura la carga del condensador C2 a travs de la resistencia Ra, cuando la tensin en C2 alcanza el valor 2 VCC/3, la salida pasa a Q = 1, haciendo cambiar la salida a estado bajo, Vo = 0, e iniciando la descarga de C2 a travs de R2, y del transistor de descarga (terminal 7/DISCHARGE). Figura 1: Diagrama de bloques interno circuito 555 Cuando la tensin en C2 ha decrecido hasta el valor 1 Vcc/3, vuelve a repetirse el ciclo de carga del condensador C2. Se ha optado por el uso del diodo en paralelo con Ra para independizar las resistencias de modo que el condensador realice su ciclo a travs de cada una en los tiempos en alta y en baja, consiguiendo que t1 sea igual a t2, resultando los tiempos de carga y descarga del condensador C2 iguales.

Figura 2: Configuracin en modo astable

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

2/11

Fundamentos de Sistemas Digitales

Clculo de los valores de Ra, Rb y C2 Para t1=tiempo en alta=1ms, t2=tiempo en baja=1ms, T=periodo=1ms, calculamos los valores de C2, Ra y Rb para t1 = t2 = 2ms (aprox), usando la formula t=Ln2*R*C , t1 = 0,693 * R1 * C2 i t2 = 0,693 * R2 * C2. Fijando C2 a un valor comercial de 0,01uF tenemos: Ra = ( t1 * C2 ) / 0,693 = 2.886 ohm i Rb = ( t2 * C2 ) / 0,693 = 2.886 ohm Asignamos a R1 y R2 el valor comercial de 28,8K, que es el ms prximo al valor obtenido. Al terminal 5 le conectamos un condensador de 0,01uF (C1) para filtrar los posibles ruidos de la fuente y evitar pulsos de ruido. Esto se debe realizar cuando no se usa el terminal 5 como entrada de seal de control. La salida se utilizar para las seales de reloj de los biestables del autmata. El siguiente es el cronograma de salida:

Figura 3: Cronograma reloj astable

V(CLK): Salida del Circuito 555. Donde podemos observar que t1 (tiempo en alta) presenta la misma duracin que t2 (tiempo en baja), obteniendo una onda cuadrada simtrica. V(C): seal en C2. Donde observamos que cuando la tensin en el condensador alcanza el valor 2VCC/3 (3,33V) la salida pasa a estado bajo, mientras que cuando ha decrecido hasta el valor de 1VCC/3 (1,66V), vuelve a repetirse el ciclo de carga del condensador. V(D2:2): seal en el terminal 7 (descarga).

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

3/11

Fundamentos de Sistemas Digitales

BLOQUE 2: DISEO DEL GENERADOR DE LA SEAL DE CONTROL


Fichero adjunto: CIRCUITO_CONTROL.sch El segundo bloque consiste en obtener, a partir del astable, una onda cuadrada de mayor periodo, en concreto de cuatro veces el periodo.

Figura 4: Contador integrado SN74393

Para obtener una seal cuatro veces el periodo obtenido del astable, utilizaremos el contador integrado de 4 bits SN74393, el cual se compone de cuatro bits astables tipo T conectados en cascada. La seal de salida del circuito astable (555) se aplica solo al primer biestable. Las siguientes entradas de reloj se alimentarn de la salida Q del biestable anterior, comportndose de esta manera como un contador asncrono, pues no todos los biestables tienen la misma seal de reloj y no todos responden instantneamente a los cambios de este. El terminal 2 del circuito (entrada CLEAR), lo conectamos a cero, ya que esta entrada en este circuito es activa en baja. Otra caracterstica del circuito es que la entrada de reloj (terminal 1) se encuentra negada, por lo tanto el circuito cuenta en los flancos de bajada (paso de alta a baja). Como necesitamos una seal de cuatro veces el periodo respecto a la seal obtenida del astable, utilizaremos como salida del circuito SN74393 el terminal 5 (QC), que corresponde a la salida del tercer biestable y se ajusta al perodo de 4ms pedidos, de manera que utilizaremos el circuito como un contador de 3 bits.

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

4/11

Fundamentos de Sistemas Digitales

Figura 5: Cronograma de las salidas del circuito contador SN74393

Simulacin del contador integrado SN74393 asncrono de 3 bits en pspice


Fichero adjunto: 555_74393.sch A continuacin se muestra el circuito y grfica correspondientes a los dos primeros bloques de la actividad, con el contador SN74393 conectado a la salida del astable. Circuito: 555_74393.sch

Figura 6: Circuito 555_74393

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

5/11

Fundamentos de Sistemas Digitales Observamos en el cronograma el comportamiento del contador SN74393, donde cada estado se retiene hasta la llegada del siguiente pulso de reloj. Cuando llega un nuevo pulso, a su bajada se produce el cambio de estado. Las correspondencias respecto al circuito son las siguientes: CLK: salida del astable y entrada de reloj del circuito SN74393. X: salida del circuito SN74393 y por tanto seal de control para el circuito secuencial de 2 bits.

Figura 7: Cronograma circuito 555_74393

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

6/11

Fundamentos de Sistemas Digitales

BLOQUE 3.: DISEO DEL CIRCUITO SECUENCIAL DE 2 BITS


Fichero adjunto: automata.sch Segn el enunciado, el sistema lgico secuencial debe de realizar las siguientes funciones: - Si x=1 el circuito sigue la secuencia siguiente: 00 10 11 01 00 10 - . - Si x=0 y el autmata est en el estado 00 11 se queda en el mismo estado y cuando est en el estado 01 pasa al estado 10 y a la inversa, si est en el estado 10 pasa al estado 01. Para ello crearemos el siguiente autmata:

Figura 8: Circuito del Automata

Cuyo diagrama de estados es el siguiente:

Figura 9: Diagrama de estados del enunciado

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

7/11

Fundamentos de Sistemas Digitales Si observamos el diagrama de transicin de estados podemos comprobar que existe transicin entre todos los estados. Al no existir una funcin explcita de produccin de salidas suponemos que la salida coincide con el estado, es decir Y = Q. Los estados negados se han representado con un apostrofe a continuacin para las siguientes matrices (ejemplo: X) La matriz para X Q0Q1 00 01 10 11 00 X 01 X 10 X 11 X La matriz para X Q0Q1 00 01 10 11 00 X 01 X 10 X 11 X

La matriz Funcional Q0Q1 00 01 10 11 00 X X 01 X X 10 X X 11 X X A partir de este punto, es fcil sacar las funciones lgicas que nos servirn para disear el circuito combinacional para controlar los estados del autmata, pero antes, y para mayor informacin, representemos la tabla de la verdad, cuyas funciones una vez extradas y minimizadas, deberan coincidir con las expresiones de las matrices:

Q0(t) 0 0 0 0 1 1 1 1

Q1(t) 0 0 1 1 0 0 1 1

X 0 1 0 1 0 1 0 1

D0=Q0(t+1) D1=Q1(t+1) 0 0 1 0 1 0 0 0 0 1 1 1 1 1 0 1

La tabla de verdad del biestable D es la siguiente: CLK 0 0 1 1 DX 0 1 0 1 Qt+1 0 1 0 1 8/11

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

Fundamentos de Sistemas Digitales

Comprobando la tabla de verdad de los estados observamos que Q1(t+1) presenta los mismo valores que Q0(t), por lo tanto tenemos que Q1(t+1) = Q0(t). Mientras que para hallar la expresin lgica simplificada para Q0(t+1) utilizamos una tabla de Karnaugh donde tomamos los valores cuando son unos:
Q0Q1

X 0 1

00 0 1

01 1 0

11 1 0

10 0 1

El resultado de la minimizacin es que Q0(t+1)=XQ1+XQ1, por lo tanto obtenemos que: D0= XQ1+XQ1i D1=Q0. En D0 observamos que podemos usar una puerta XOR 7486. Ya tenemos las expresiones lgicas para poder realizar el diseo del circuito secuencial con biestables de tipo D. El cronograma del autmata es el siguiente:

Figura 10: Cronograma del Automata Tiempo (ms) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 X 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 clk 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 D0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 0 0 0 0 0 D1 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 Q0 (t+1) 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 Q1 (t+1) 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 ESTADO

S0 S1 S2 S3 S0

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

9/11

Fundamentos de Sistemas Digitales

Circuito Final
Fichero adjunto: circuito_final.sch

Finalmente obtenemos el circuito final i su cronograma:

Figura 11: Circuito completo

Figura 12: Cronograma Circuito Completo

Si observamos el cronograma podemos comprobar que Q1(t+1) es cero y Q0(t+1) inicialmente se encuentra a cero (estado S0) con X = 0 (seal de control). Cuando X pasa a uno en el flanco de bajada de la seal procedente del astable 555 (seal de reloj), Q0(t+1) (en el cronograma lnea D1_Q0T_1) pasa a uno en el siguiente flanco de
Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q 10/11

Fundamentos de Sistemas Digitales

subida de la seal de reloj, siendo Q1(t+1) = 0 y Q0(t+1) = 1 (estado S1). En el siguiente flanco de subida de la seal de reloj con el valor de X todava en uno, Q 1(t+1) pasa a 1, Q1(t+1) = 1 y Q0(t+1) = 1 (estado S2), En el siguiente flanco de subida de la seal de reloj con el valor de X en uno, Q0(t+1) pasa a 0, Q1(t+1) = 1 y Q0(t+1) = 0 (estado S3), finalmente, en el ultimo flanco de subida Q1(t+1) pasa a 0 volviendo al estado inicial S0; en el siguiente flanco de subida de la seal de reloj, X se encuentra a cero. Hasta que X no vuelva a pasar de cero a uno, se mantendr el estado S0.

Figura 13: detalle del cronograma del circuito completo

La principal dificultad con la que me he encontrado es, como siempre, el setup del men de anlisis en pspice (Digital Setup, gradient)

Apellidos, nombre: Capacete Gallardo, Lluc DNI: 43739461Q

11/11