UNIVERSIDAD CATÓLICA DE SANTA MARÍA FACULTAD DE CIENCIAS FÍSICAS Y FORMALES

PROGRAMA PROFESIONAL DE INGENIERÍA MECÁNICA-ELÉCTRICA Informe Final Nº 6 FLIP - FLOPS CIRCUITOS ELECTRÒNICOS II

Presentado por: ATAMARI CHAHUARA, LUIS CARLOS BILBAO ARCE, ROLANDO RENZO CORNEJO SALAZAR, VICTOR MANUEL

VII – Semestre

Arequipa – 16/06/2008

Analizar el funcionamiento de un Flip-flop D sincrónico. comprobar su tabla de verdad e identificar los estados (set y reset). Analizar el funcionamiento dinámico de un Flip-. salida Q y su correspondiente negada).01 μF TTL: 74LS00.Flops Página: Semestre: Grupo: 16. 1.1.UCSM Tema: I. Inicializar con S = 0 y R = 1. 74LS76 III.08 2/10 VII 2 Conocer los elementos básicos de almacenamiento de información.7 kOhm ¼ W 01 condensador de 0. Materiales y equipos:            Circuito de reloj del cuestionario previo con sus respectivos componentes 02 protoboards 01 fuente de tensión de 5V 01 dip-switch de 4 pines 01 pulsador digital pequeño 04 diodos LED 04 resistencias de 1 kOhm ¼ W 04 resistencias de 330 Ohm ¼ W 02 resistencias de 4. Procedimiento experimental: 1. U1A 1 2 3 U1C 5 Q 74LS00N 74LS00N J1 9 0 J2 U1B 4 U1D 8 V1 5V 74LS00N 74LS00N Q R2 220Ω 7 R1 220Ω 6 LED2 0 LED1 Fig. Construya el circuito de la figura 1 (Entradas R y S. verificar el funcionamiento del dispositivo en los modos sincrónico y asincrónico.06. Objetivos:     CIRCUITOS ELECTRONICOS II Flip . A continuación llene la tabla de verdad.flop JK. Flip – Flop RS: 1. Analizar un cerrojo biestable RS construido con compuertas NAND. 1 S 0 0 1 1 Tabla 1 R 1 0 0 1 Q 0 0 1 1 Q 1 1 0 1 2 . II. 74LS74.2.

1. 3 3 .3. ¿Qué sucede cuando R = S = 1. El circuito de reloj es el siguiente: XSC2 Tektronix 3 R1 10kΩ R3 4kΩ V1 5V 6 2 4 1 7 6 2 5 RST DIS THR TRI CON 8 VCC OUT U1 3 5 P G 1 2 3 4 T LED1 4 GND 1 C2 10uF 0 C3 10nF LM555CN R2 220Ω Fig. Coloque CLK en 1 y llene la tabla 2. entonces cuando el pulso del reloj (generador de función) se encuentra en flanco ascendente. Construya el circuito de la figura 2. el cual es indeseable para cualquier proceso. Cuando R = S = 1 se genera un estado ambiguo en Q Cuando la entrada S (Set) se encuentra en estado almacena. 2 CK 1 1 1 1 Tabla 2 S 0 0 1 1 R 1 0 0 1 Q 0 0 1 1 Q 1 1 0 1 El FF-RS es activo en 1. U1A 16 2 3 Q . se “habilitan” las salidas. se envía este estado a la salida Q la cual lo y U1C 5 Q 74LS00N 10 74LS00N CK J1 9 0 J2 U1B 4 U1D 8 V1 5V 74LS00N 74LS00N Q R2 220Ω 7 R1 220Ω 6 J3 Key = A XFG2 Agilent LED2 LED1 1 0 Fig. hasta que dicho estado pase nuevamente a “0” y la entrada R (Restitución) esté en estado “1” el Flip-Flop pasa a su estado inicial (se inicializa). Explique este funcionamiento.4. con S = 0 y R = 1. Describa las variaciones de la salida en función de la definición del Flip-Flop RS. “1”.1.

Gráfico 1 1. 4 CK 0 0 0 0 Tabla 4 S 0 0 1 1 R 1 0 0 1 Q 0 0 0 0 Q 1 1 1 1 Como las condiciones iniciales son S = 0 y R = 1. el estado de las salidas se mantiene igual frente a una ausencia de señal de CK. active la señal CK provocando un cambio de 0 a 1. 5 4 . Explique qué sucede en la tabla 4. U1A 10 2 1 3 U1C 5 Q 74LS00N 74LS00N J1 0 J2 U1B 4 U1D 8 V1 5V 9 74LS00N 74LS00N Q R2 220Ω 7 R1 220Ω 6 J3 LED2 Key = A 0 LED1 Fig. Explique este funcionamiento. Coloque CLK en 0 y llene la tabla 3.5. Fijando primero los valores de R y S.6. es decir las salidas están “deshabilitadas”. U1A 16 2 3 U1C 5 Q 74LS00N 10 74LS00N CK J1 9 0 J2 U1B 4 U1D 8 V1 5V 74LS00N 74LS00N Q R2 220Ω 7 R1 220Ω 6 J3 Key = A XFG2 Agilent LED2 LED1 1 0 Fig. 1.

Repita 1. Explique qué sucede en la tabla 5.7.6 para cuando la señal CK provoque un cambio de 1 a 0. estas envían la misma señal hacia Q y Q. U1A 10 2 1 3 U1C 5 Q 74LS00N 74LS00N J1 0 J2 U1B 4 U1D 8 V1 5V 9 74LS00N 74LS00N Q R2 220Ω 7 R1 220Ω 6 J3 LED2 Key = A 0 LED1 Fig. es decir el FF-RS al ser activo en 1 mantiene ese comportamiento con un flanco ascendente aunque éste sea el estado inicial del pulso del CK.S 0 0 1 1 Tabla 5 R 1 0 0 1 Q 0 0 0 0 Q 1 1 1 1 CK de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 Q 0 1 1 1 Q 1 1 0 1 Si los valores de inicialización del circuito son S = R = 0 o 1. se genera el mismo estado ambiguo señalado anteriormente. Gráfico 2 5 . 6 S 0 0 1 1 Tabla 6 R 1 0 0 1 Q 0 0 0 0 Q 1 1 1 1 CK de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0 Q 0 1 1 1 Q 1 1 0 1 Sucede exactamente lo mismo que si CK pasa de 1 a 0. esto es debido a que las compuertas NAND tienen el mismo valor preestablecido y al activar la señal de CK para ambas. 1.

2. la señal CK da el pulso necesario para que las compuertas NAND comparen sus dos entradas y almacenen un estado a la salida. U1C 5 Q R3 4. el condensador se utiliza para amortiguar la descarga a tierra y proteger los TTL.1. 1. 9 P 1 1 1 1 Tabla 9 C 1 1 1 1 J 0 0 1 1 K 1 0 0 1 Q 1 1 1 1 Q 0 0 0 0 CK de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0 Q 0 0 1 0 Q 1 1 0 1 6 . 8 El circuito representa un FF-D a partir de un FF-JK. La resistencia evita la descarga directa de la fuente hacia tierra.7kΩ 9 2 74LS00N C1 10nF U1A 74LS00N 1 V1 5V 3 U1D 8 0 74LS00N Q R2 220Ω 7 R1 220Ω 6 LED2 0 LED1 Fig. Es útil sólo una parte de este pulso el flanco ascendente. 1 2 3 4 2 ~1PR U1A 1Q 15 9 J1 5 0 J2 4 1 16 1J 1CLK 1K ~1Q ~1CLR 3 14 8 V1 12 V 10 74LS76N R1 220Ω 6 R2 220Ω 7 J3 Key = A 0 LED1 LED2 Fig. Flip – Flop JK: 2.9. Finalmente explique cuál es la función de la señal CK.1 Coloque las señales PR (P) y CLR (C) a “1”.8. El pulsador “puentea” la fuente para enviar 0 a la entrada D y obtener 1 en la salida Q . produciendo luego a través del switch un flanco de bajada (CK pasa de “1” a “0”). Construir el circuito de la figura y describir su funcionamiento. de este modo el estado de la entrada “D” común se almacena en las salidas Q o Q. Cuando el FF es estado activo en alto. es decir simplemente se niega la entrada K y se la une a la entrada J.

¿Qué sucede con la salida cuando varían J y K? (mantenga PR en “1”) 1 2 3 4 2 ~1PR U1A 1Q 15 9 J1 5 0 J2 4 1 16 1J 1CLK 1K ~1Q ~1CLR 3 14 8 V1 12 V 10 74LS76N R1 220Ω 6 R2 220Ω 7 J3 Key = A 0 LED1 LED2 Fig. 11 P 1 1 1 1 Tabla 11 C 0 0 0 0 J 0 0 1 1 K 1 0 0 1 Q 0 0 0 0 Q 1 1 1 1 CK de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0 Q 0 0 0 0 Q 1 1 1 1 Con la señal CLR (clear) en “0” se está inicializando el FF-JK a los valores de “0” para importar la variación de J y K. 2.2 Active la señal PR con “0”. ¿Qué sucede con la salida cuando varían J y K? (mantenga CLR en “1”) 1 2 3 4 2 ~1PR U1A 1Q 15 9 J1 5 0 J2 4 1 16 1J 1CLK 1K ~1Q ~1CLR 3 14 8 V1 12 V 10 74LS76N R1 220Ω 6 R2 220Ω 7 J3 Key = A 0 LED1 LED2 Fig. sin importar la variación de J y K. Q y “1” para Q .3 Active la señal CLR con “0”.2. 10 P 0 0 0 0 Tabla 10 C 1 1 1 1 J 0 0 1 1 K 1 0 0 1 Q 1 1 1 1 Q 0 0 0 0 CK de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0 Q 1 1 1 1 Q 0 0 0 0 Con la señal PR (preset) en “0” se está preestableciendo (estado activo de 2 en “0”) el estado de las salidas para la última combinación de J y K. sin 7 .

Qué sucede con las salidas Q y ~Q? ¿Cómo se denomina a este tipo de trabajo? 1 2 3 4 2 ~1PR U1A 1Q 15 9 J1 5 0 J2 4 1 16 1J 1CLK 1K ~1Q ~1CLR 3 14 8 V1 12 V 10 74LS76N R1 220Ω 6 R2 220Ω 7 XFG1 Agilent LED1 0 LED2 Fig. ambas salidas oscilan entre estado “1” y “0”. 12 Con ambas entradas J y K en estado “1”.5 Active las señales CLR y PR con “1”. Gráfico 3 8 . P 1 1 1 1 Tabla 12 C 1 1 1 1 J 0 0 1 1 K 1 0 0 1 Q 1 1 1 1 Q 1 1 1 1 CK de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0 Q 1 1 1 1 Q 1 1 1 1 2. ¿Qué sucede con la salida cuando varían J y K? Se produce un estado ambiguo en las salidas al estar tanto “preset” como “clear” en estado activo. este comportamiento se conoce como circuito oscilador. Además coloque las entradas J y K a “1”. Ambas salidas se encuentran en estado “1” sin importar la variación de J y K. y PR y CLR en “1”. Seguidamente use el circuito reloj.2.4 Active las señales CLR y PR con “0”.

2.3. produciendo a través del switch un flanco de subida (CK pasa de “0” a “1”). Coloque las señales CLR y PR a “1”.1. ¿Cumplen CLR y PR la misma función que en el análisis con el JK ? P 1 1 0 0 1 1 0 0 Tabla 14 C 1 0 1 0 1 0 1 0 D 0 0 0 0 1 1 1 1 Q 0 0 1 1 0 0 1 1 Q 1 1 0 0 1 1 0 0 CK de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 Q 0 0 1 0 1 0 1 1 Q 1 1 0 1 0 1 0 0 En efecto CLR y PR cumplen la misma función que en un FF-JK. 2 3 4 J3 1 0 J4 2 1D 4 ~1PR 1Q U1A 5 9 V1 5V 5 3 1CLK ~1Q 6 8 ~1CLR 1 74LS74N R1 220Ω 6 R2 220Ω 7 J1 LED1 Key = A 0 LED2 Fig. 13 P 1 1 Tabla 13 C 1 1 D 1 0 Q 1 0 Q 0 1 CK de 0 a 1 de 0 a 1 Q 0 1 Q 1 0 3. Flip – Flop D: 3. Gráfico 4 9 .

la señal de RELOJ. dependiendo del tipo de las funciones internas que realice. CP) y un círculo para saber como debe ser la señal activa. ya que. Las salidas de los FF sólo pueden tener dos estados (binario) y siempre tienen valores contrarios. Los circuitos digitales ASÍNCRONOS son muy complicados en lo que a diseño y reparación se refiere. ¿La transferencia asíncrona de datos hace uso de entrada CLK? No. Las entradas de control del FF nos permiten saber cómo van a cambiar las salidas. este circuito es una combinación de compuertas lógicas. requiere solo de una señal. Cuestionario Final: 1. el rastreo de los cambios en todas las compuertas es laborioso. Todos los FF cuentan con una entrada con el rótulo (RELOJ. sólo podrán hacerlo cuando el FF reciba su transición activa. los registros que funcionan con esta señal. al igual que en los Registros básicos. debido a que los cambios de las salidas son eventos "esperados" (ya que fácilmente podemos saber el estado de cada una de las entradas o salidas sin que estas cambien repentinamente). A diferencia de las características de las compuertas solas. los que cuentan con un círculo son sincronizados por una TPN. al encontrarnos con una falla en un circuito de muchos registros interconectados. estas pueden almacenar datos que podemos manipular con reglas preestablecidas por el circuito mismo. Todos los FF cuentan con entradas de control. Los circuitos digitales SÍNCRONOS son más fáciles de diseñar y reparar. sólo pueden cambiar cuando la señal de reloj hace una transición. y tiene dos salidas: La salida Q (salida normal) La salida ~Q (salida negada) La parte más importante de una memoria son los Flip Flops. 2. La señal de reloj es una onda cuadrada o rectangular. pero sólo la señal de Reloj podrá hacer efectivo este cambio. y los cambios dependen del control de una sola señal aplicada a todos los registros. CLOCK. que determinan el cambio que van a tener las salidas. Haciendo una combinación de entradas que controlan las salidas de manera automática.IV. en cambio una transferencia asincrona solo necesita una determinada combinación en las entradas del FF. porque para una transferencia síncrona es necesaria una señal reloj proveniente de otro circuito.          10 . pero estas entradas no pueden modificar las salidas arbitrariamente. cuenta solo con una entrada. Observaciones y Conclusiones:  Los FF pueden tener varias entradas. también llamados "flancos". la señal de reloj sólo puede hacer 2 transiciones (o Flancos). ¿Qué tipo de FF se adapta mejor a la transferencia síncrona porque requiere del mínimo número de interconexiones de un FF a otro? El FF-D. Mediante la utilización de las entradas asíncronas de un FF. En este modo. las salidas cambian de manera automática siguiendo las órdenes de las entradas. son sincronizados por una TPP. si se unen de cierta manera. Los que no tienen círculo. puede evitarse la utilización de una señal de reloj y funcionar según el estado alto o bajo de dichas entradas. por lo tanto. porque no se sincroniza con una señal reloj. V. 3. CLK. ¿La transferencia síncrona de datos requiere menos circuitos que la transferencia asíncrona? No.