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Nombre del formato: Formato para la Planeación del Curso y Avance Programático para la formación y desarrollo de competencias Referencia

a la Norma ISO 9001:2008 7.1, 7.2.1, 7.5.1, 7.6, 8.1, 8.2.4

Código: SNEST-AC-PO-013-02 Revisión: 0 Página 1 de 4

INSTITUTO TECNOLÓGICO DE ZACATEPEC SUBDIRECCIÓN ACADÉMICA DEPARTAMENTO SISTEMAS Y COMPUTACIÓN PLANEACION DEL CURSO Y AVANCE PROGRAMÁTICO DEL PERIODO ENERO-JUNIO 2013 MATERIA:

Arquitectura de Computadoras HT 2 HP 3 CR___5___ No. DE UNIDADES __3___________

OBJETIVO DE LA MATERIA: • Conocer los conceptos fundamentales de los modelos de arquitecturas de cómputo. • Conocer y analizar los bloques que conforman un sistema de cómputo. • Elegir componentes y ensamblar equipos de cómputo • Identificar las diferencias de los sistemas de memoria compartida y los sistemas de memoria distribuida. GRUPO: __XC__ CARRERA: ING. SISTEMAS Y COMPUTACIONALES AULA: U07/U09_ HORARIO: MARTES (LCHW) 14:00 A 16:00, JUEVES (U07) 14:00 A 16:00 Y VIERNES (U09) 15:00-16:00 HRS. PROFESOR: MTI. JOSÉ PEDRO ARAGON HERNANDEZ. Unidad Temática y subtemas
Unidad 1: Arquitecturas de Cómputo. 1.1 Modelos de arquitecturas de cómputo. 1.1.1 Clásicas. 1.1.2 Segmentadas. 1.1.3 De multiprocesamiento. 1.2 Análisis de los componentes. 1.2.1 CPU. 1.2.1.1 Arquitecturas. 1.2.1.2 Tipos. 1.2.1.3 Características. 1.2.1.4 Funcionamiento(ALU, unidad de control, Registros y buses internos) 07/03 al 21/03 22/03

Fechas (Periodo)
Programado Real

Evaluación
Programada Real

Porcentaje de aprobación

Firma del Docente

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Observaciones

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2.1 Ciclo Fetch-Decode-Execute 2.3. 1.2 Estructura de registros 2.2 Memoria principal semiconductora.2.4.3.2.4 Acceso directo a memoria.2.4.3.2. Interrupciones Unidad 2: Estructura y funcionamiento de la CPU.3 Entrada/salida mediante interrupciones. 5 .3 Conjunto de instrucciones: Características y funciones 2.3 El ciclo de instrucción 2. 1.2.2. 1. 7.2.1 Organización del procesador 2.3.3 Ejemplos de organización de registros de CPU reales 2.4 Buses 1.3.5.4 Casos de estudio de CPU reales SNEST-AC-PO-013-02 Código: SNEST-AC-PO-013-02 Revisión: 0 Página 2 de 4 Firma del Docente Firma del Jefe Académico Fechas (Periodo) Programado Real Evaluación Programada Real Porcentaje de aprobación Observaciones 07/03 al 21/03 22/03 09/04 al 18/04 19/04 Rev.4 Unidad Temática y subtemas 1. 8.2 Entrada/salida programada.2.2 Estructura de los buses 1.1. 7.1 Módulos de entrada/salida.2.2.1 Tipos de buses 1.2.1 Registros visibles para el usuario 2. 1.2 Registros de control y de estados 2.5.Nombre del formato: Formato para la Planeación del Curso y Avance Programático para la formación y desarrollo de competencias Referencia a la Norma ISO 9001:2008 7. 8.1.2.1 Conceptos básicos del manejo de la memoria. 2.1.2. 7.2. 1.3.5 Canales y procesadores de entrada/salida 1.2.2.2.2. 1.6.4. 1.3 Memoria cache 1.1.3 Jerarquías de buses 1.3 Manejo de la entrada/salida.3.2. 1.2 Memoria.2.4 Modos de direccionamiento y formatos 2.2 Segmentación de instrucciones 2.2.2.3.3.

2.2 Redes conmutadas 4.6.3.5 Casos de estudio 21/05 al 30/05 07/05 al 16/05 17/05 Código: SNEST-AC-PO-013-02 Revisión: 0 Página 3 de 4 Firma del Docente Firma del Jefe Académico Fechas (Periodo) Programado Real Evaluación Programada Real Porcentaje de aprobación Observaciones 31/05 SNEST-AC-PO-013-02 Rev.2.4.1 Redes de medio compartido 4.3 Ambientes de servicio Unidad 4: Procesamiento paralelo.4 Consideraciones sobre el rendimiento de los clusters 4.3. 3.1.1. 4.3. 7.1 Aspectos básicos de la computación paralela 4.1.2. 7.1.1.2.2.5.4.3 Programación de clusters 4.2 Coherencia de cache 4.2.2. 8.4 Sistemas de memoria distribuida. 5 .4.2 Organización del espacio de direcciones de memoria 4. 7.4 Unidad Temática y subtemas Unidad 3: Selección de componentes para ensamble de equipo de cómputo.1 Taxonomía de Flynn 4.Nombre del formato: Formato para la Planeación del Curso y Avance Programático para la formación y desarrollo de competencias Referencia a la Norma ISO 9001:2008 7. 8. Multicomputadores: Clusters 4.2.2 Arquitectura de los computadores secuenciales 4.1 Redes de interconexión estáticas 4.2 Cluster 4.3.3 Sistemas de memoria compartida: Multiprocesadores 4.1 Redes de interconexión dinámicas o indirectas 4.4.1 Chip Set 3.1.2 Tipos de computación paralela 4.1 Taxonomía de las arquitecturas paralelas 4.2 Aplicaciones 3.

1.1. SANDRA MARTÍNEZ MORENO SNEST-AC-PO-013-02 Rev.Nombre del formato: Formato para la Planeación del Curso y Avance Programático para la formación y desarrollo de competencias Referencia a la Norma ISO 9001:2008 7. 7. Código: SNEST-AC-PO-013-02 Revisión: 0 Página 4 de 4 Firma del Docente Firma del Jefe Académico Fechas (Periodo) Programado Real Evaluación Programada Real Porcentaje de aprobación Observaciones 31/05 Fecha de entrega de programación Antes de inicio de clases 12 de Marzo Periodo Programado para 1er. del Jefe de Departamento M.6.M.2.1.Bo.5.2. 7. 5 .4 Unidad Temática y subtemas Tendrán derecho a: Evaluación de segunda oportunidad Los alumnos que deban alguna unidad. Seguimiento Periodo Programado de entrega de reporte final 10 al 12 junio 2013 25 Febrero al 1 Marzo 8 al 12 Abril 6 al 10 Mayo Vo. 2do y 3er. 8. 7. podrán presentarlo en este periodo y solamente tendrán derecho a una oportunidad para acreditarla y así poder alcanzar las competencias a desarrollar para dicha asignatura.1. 8.