103

BAB VIII RANGKAIAN SEKUENSIAL SINKRON Pada bab sebelumnya sudah dibahas mengenai rangkaian kombinasional yang mempunyai sifat di mana output suatu saat hanya tergantung dari input saat itu. Pada rangkaian sekuensial, output suatu saat tidak hanya tergantung dari input pada saat itu saja, tetapi juga tergantung dari kondisi/ state rangkaian sebelumnya. Dalam rangkaian sekuensial di mana operasi rangkaian dikontrol oleh suatu clock, maka rangkaian tersebut disebut rangkaian sekuensial sinkron. Kebalikannya, apabila operasi rangkaian sekuensial tidak dikontrol oleh suatu clock, maka rangkaian tersebut disebut rangkaian sekuensial asinkron. Rangkaian sekuensial sinkron direalisasikan menggunakan rangkaian logika kombinasional dengan satu atau lebih flip-flop. Bentuk umum dari rangkaian sekuensial digambarkan pada Gambar 8.1.

Input

Rangkaian Logika Pembetuk State Mendatang

NS

Memori (Flip Flop)

PS

Rangkaian Logika Pembetuk Output

Output

Gambar 8.1. Bentuk umum rangkaian sekuensial Nilai output dari flip-flop disebut state (Q). Dengan dikontrol oleh clock, flip-flop mengubah output/ state-nya, Perubahan state flip-flop ditentukan oleh rangkaian kombinasional pembentuk state yang dihubungkan dengan input flip-flop. Untuk memastikan bahwa hanya terjadi satu perubahan state dalam satu clock, maka digunakan flip-flop tipe edge-triggered (perubahan terjadi pada tepi clock). Rangkaian kombinasional yang terhubung ke input flip-flop mempunyai 2 macam input . yang pertama adalah input primer W dan output flip-flop saat itu (state saat itu), Q. Dengan demikian perubahan state tergantung pada state saat itu dan input primer W. Gambar 8.1 menunjukkan bahwa output dari rangkaian sekuensial dibangkitkan oleh rangkaian kombinasional yang lain. Walaupun output selalu tergantung pada state saat itu, tetapi tidak harus tergantung secara langsung pada input primer W. Untuk membedakan antara 2 kemungkinan tersebut, biasanya rangkaian sekuensial yang outputnya tergantung hanya pada state saat itu disebut type Moore sedangkan rangkaian sekuensial yang outputnya tergantung pada state saat itu dan juga input primer W disebut rangkaian sekuensial tipe Mealy. Nama tipe ini mengambil nama orang yang melakukan penelitian sifat rangkaian tersebut, yaitu Edward Moore dan George Mealy pada tahun 1950.

Bab VIII Rangkaian Sekuensial Sinkron

t8 dan t9. Nilai z bernilai 1 pada t5. Untuk menentukan diagram state ini tidak ada prosedur tertentu. Hal ini karena pada state ini apabila input selanjutnya w =1 lagi. Hal pertama perlu ditentukan state awal. Tabel state diubah menjadi tabel state assignment dengan cara mengkodekan satate awal menjadi kode biner. sedangkan pada state A apabila input w = 1 maka output z masih 0.1. Maka output z adalah 00000100110 seperti terlihat pada gambar 8.2. jelas bahwa nilai output tidak hanya tergantung nilai input saat itu. DIAGRAM STATE Tahap pertama dalam merancang rangkaian sekuensial adalah menentukan jumlah state yang diperlukan dan transisi yang mungkin dalam perubahan state. Selain itu output z = 0 Dari spesifikasi contoh tersebut di atas. Input dan output yang dihasilkan berdasar spesifikasi contoh 8a 8. Bab VIII Rangkaian Sekuensial Sinkron . di mana state awal ini diambil pada saat power pertama dihidupkan atau saat reset diterapkan. Untuk contoh perancangan rangkaian sekuensial. Clock : t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 0 1 0 1 1 0 1 1 1 0 1 w: 0 0 0 0 0 1 0 0 1 1 0 z: Gambar 8. maka output z akan berubah menjadi 1. berikut ini diberikan contoh kasus berikut ini. 3. Rangkaian mempunyai 1 input w dan 1 output z 2. Contoh 8a. 4.2. Berdasarkan diagram state yang sudah dibuat pada no 1. tetapi juga tergantung nilai input/ state sebelumnya. Ingin dibuat suatu rangkaian sekuensial dengan spesifikasi sebagai berikut : 1. Tetapi yang diperlukan adalah analisa system yang akan dibuat dan dilihat. 5. maka ini akan menjadi state yang berbeda. 8. di mana ouput z = 0. Semua perubahan dalam rangkaian terjadi pada saat sinyal clock tepi positif 3. Pada state A ini apabila input w = 0. Perubahan setiap state yang sudah dinyatakan dalam kode biner dibuat K-map masing-masing dan disederhanakan sehingga didapat persamaan rangkaian logika untuk masing-masing state. Sebagai gambaran diberikan contoh di mana input w adalah 1011011101.1. Dari sifat rangkaian dibuat diagram state 2. maka state ini akan tetap tidak berubah tetap pada state A. PERANCANGAN RANGKAIAN SEKUENSIAL SINKRON Langkah-langkah perancangan rangkaian sekuensial adalah sebagai berikut : 1. Dibuat rangkaian sekuensial berdasarkan persamaan yang sudah sederhana tersebut. Apabila w berubah menjadi 1. dibuat tabel state.1. Pada kasus rangkaian yang akan dikerjakan di sini kita anggap state awal adalah A. walaupun z tetap 0.104 Rangkaian sekuensial juga disebut Finite State Machine (FSM)/ Mesin dengan state terhingga. Nama ini didasarkan sifat dari rangkaian yang fungsinya dapat dinyatakan dengan state-state dengan jumlah tertentu/ berhingga. apa yang terjadi pada output bila terjadi perubahan input. Ouput z akan sama dengan 1 apabila input w sebelumnya secara berurutab bernilai 1.

TABEL STATE Walaupun state diagram state mudah dibaca. Ketiga state dan perubahannya tersebut digambarkan pada gambar 8. Pada state C. Sebagai contoh : pada state A.3. maka jika input w = 0. Sedangkan apabila input w=1. apabila input w selanjutnya adalah 1.3. karena output z=1.1. tetapi untuk menuju implementasi rangkaian.4 menunjukkan table state untuk diagram state pada gambar 8. jika input w=0. Tabel State untuk diagram State pada Gambar 8. Dengan demikian terdapat 3 state. Bab VIII Rangkaian Sekuensial Sinkron . Untuk itu state tersebut diberi nama state B.3. Pada kondisi state B. karena perhitungan jumlah input bit 1 akan diulang dari awal lagi. Itu merupakan state A. maka state akan berubah menjadi A lagi. maka akan terjadi perubahan state karena output z=1 akibat terdapat 2 input bit 1 yang berturutan. diagram state tersebut perlu diubah menjadi table state. 8. sedangkan anak panah menunjukkan transisi. Gambar 8. maka state akan tetap menjadi A.4.3.105 Hal tersebut menunjukkan bahwa state tersebut berbeda dengan state A. Diagram state untuk contoh 8a Lingkaran pada diagram state menunjukkan state (kondisi) rangkaian. Present State A B C Next State w=0 w=1 A A A B C C Output z 0 0 1 Gambar 8. maka kondisi akan berubah menjadi kondisi di mana output z=0 dan perhitungan jumlah input bit 1 dimulai dari 0 lagi. Tulisan pada anak panah menunjukkan kondisi apa yang membuat perubahan dari state awal anak panah ke state ujung anak panah. maka state akan tetap di C.2. reset w=1 w=0 A/z=0 B/z=0 w=0 w=0 w=1 C/z=1 w=0 Gambar 8. sedangkan apabila input w=1 maka state akan berubah menjadi state B. Untuk itu kondisi di mana output z =1 kita sebut state C. Apabila input w selanjutnya adalah 0.

Di sini kita perlu merancang rangkaian kombinasional yang menggunakan y1 dan y2 sebagai input untuk menghasilkan output z yang benar. TABEL REPRESENTASI STATE (STATE ASSIGNMENT TABLE) Tabel state pada gambar 8. pada state B output z=0 dan pada state C output z=1. Karena terdapat 3 state. 11. Gambar 8. Sinyal y1 dan y2 juga diumpanbalikkan ke rangkaian kombinasional yang menentukan state selanjutnya Y1 dan Y2. dan C dan perubahan yang terjadiu berdasarkan adanya perubahan input.6 yang biasa disebut state-assigned table (tabel representasi state). maka digunakan 2 flip-flop.5. Sebagai catatan. Pada state A output z = 0.3. Sebagai contoh untuk state C. Outputnya adalah Y1 dan Y2 yang digunakan untuk mengubah state flip-flop. sehingga rangkaian ini adalah tipe Moore. Sedangkan state selanjutnya sesudah terjadi perubahan (next state) dinyatakan dalam Y1 dan Y2. Maka tabel kebenaran untuk situasi tersebut dapat dilihat pada gambar 8. Setiap tepi aktif clock akan menyebabkan flip-flop mengubah state-nya menjadi Y1 dan Y2. maka diperlukan 2 bit untuk merepresentasikan state-state tersebut dalam bentuk biner. Di sini state saat ini kita nyatakan dalam y1 dan y2. Tahap selanjutnya adalah membuat tabel kebenaran yang mendefinisikan rangkaian dan menghasilkan output z seperti yang dikehendaki. y1 dan y2 yang akan menghasilkan output Y1 dan Y2.4 menggambarkan tiga state A. 01. B.106 Dari table state tersebut dapat dibaca perubahan state yang terjadi dan penyebab perubahan state tersebut.5 terlihat bahwa output z ditentukan hanya oleh state saat ini y1 dan y2 . B dan C. Untuk menghasilkan tabel kebenaran. Kita harus merancang rangkaian kombinasional dengan input w. dan 10 untuk ketiga state tersebut. variabel y1 dan y2 direpresentasikan ke dalam nilai biner. Nilai biner yang keempat. Karena terdapat 3 state A. Bab VIII Rangkaian Sekuensial Sinkron . State C akan berubah menjadi state A apabila input w = 1 dan akan tetap menjadi state C apabila input w = 1. tidak diperlukan dalam kasus ini. Hal ini dapat dilihat dalam diagram blok pada gambar 8. Bentuk rangkaian secara umum untuk contoh 8ª Karena terdapat 3 state dan yang digunakan adalah 2 bit untuk menyatakan state.5. maka y2y1 direpresentasikan misalnya menjadi 00. output z dispesifikasikan berdasarkan kondisi saat ini (present state).1. Pada gambar Gambar 8. 8. Rangkaian kombinasional ini juga menggunakan input primer w . Karena itu Y1 dan Y2 disebut variabel state selanjutnya (next state variable). dan y1 dan y2 disebut variabel state saat ini (next state variable).

maka tinggal diturunkan persamaan untuk state selanjutnya Y1. karena kita tidak perduli apa pun hasilnya sebab tidak digunakan. Pada contoh perancangan di sini. maka sinyal tersebut sama dengan Y1 dan Y2. state 11 tidak digunakan. dengan kata lain jika input ke flip-flop adalah D1 dan D2. PENURUNAN PERSAMAAN PERSAMAAN OUTPUT STATE SELANJUTNYA DAN Sebelum menurunkan persamaan. Y2 dan output z dengan menggunakan K-Map untuk mendapatkan hasil yang sederhana. Hal ini berdasarkan kondisi di mana nilai Y1 dan Y2 langsung masuk ke flip-flop dan menjadi nilai baru y1 dan y2. sehingga diisi d (don’t care). Pada tabel representasi state nilai Y1 dan Y2 juga masih tergabung menjadi satu menjadi Y2Y1.Hal ini ditentukan berdasarkan kondisi rangkaian.4. K-Map untuk masing-masing variabel dan persamaan hasilnya dapat dilihat pada gambar 8. Sesudah jenis flip-flop ditentukan. Demikian juga untuk output z juga harus dibuat K-map tersendiri. kedua variable ini harus dipisahkan dan dievaluasi sendiri masing-masing.7.6.107 Present State y2y1 00 01 10 11 Next State w=0 w=1 Y2Y1 00 00 00 dd 01 10 10 dd Output z 0 0 1 d Gambar 8. hal yang dilakukan lebih dulu adalah menentukan jenis flip-flop yang akan digunakan. D-flip-flop adalah tipe flip-flop yang paling cocok. 8.6 Tabel representasi state untuk contoh 8a Dalam tabel pada gambar 8. Untuk membuat K-map.1. Y1 w 0 1 y2y1 00 0 1 01 0 0 11 d d 10 0 0 Y1 = wy1 y 2 Y2 w 0 1 y2y1 00 0 0 01 0 1 11 d d 10 0 1 Bab VIII Rangkaian Sekuensial Sinkron .

8 Rangkaian hasil perancangan untuk contoh 8a 8. Y2 dan z adalah sebagai berikut : Y1 = wy1 y 2 Y2 = wy1 + wy 2 = w( y1 + y 2 ) z = y2 8. state B=01. Gambar 8. Y2 dan z maka dapat digambarkan rangkaian hasil perancangan untuk fungsi yang sudah diberikan spesifikasinya tersebut.8 menggunakan representasi simbol seperti yang tercantum pada gambar 8. yaitu state A = 00.8. walaupun sama-sama menghasilkan rangkaian dengan fungsi yang sama.1. MENGGAMBAR RANGKAIAN Dari hasil persamaan Y1. pada contoh di atas kita ubah representasi rangkaian menjadi sebagai berikut : Bab VIII Rangkaian Sekuensial Sinkron .1. Jika representasi state ini diubah.7 K-Map dan persamaan fungsi rangkaian untuk contoh 8a Dari hasil penyederhanaan dengan menggunkan K-Map pada gambar 8.108 Y2 = wy1 + wy 2 = w( y1 + y 2 ) z y2 0 1 y1 0 0 1 z = y2 1 0 d Gambar 8.6. dan state C=10. PENGARUH PEMILIHAN REPRESENTASI STATE Contoh perancangan rangkaian yang menghasilkan hasil perancangan seperti pada gambar 8.5. apakah rangkaian yang didapat akan sama ? Ternyata pemilihan representasi state ini akan mempengaruh bentu rangkaian yang didapat. Sebagai ilustrasi.6. Gambar rangkaiannya dapat dilihat pada gambar 8.7 didapat persamaan fungsi Y1.

Present State y2y1 00 01 11 10 Next State w=0 w=1 Y2Y1 00 00 00 dd 01 10 10 dd Output z 0 0 1 d Gambar 8.6 nilai biner 11 merupakan don’t care.11.10. Tentu saja ini akan mempengaruhi biaya yang diperlukan dalam implementasi. Gambar 8. Tentu saja dengan jumlah gerbang lebih sedikit akan membutuhkan biaya yang lebih sedikit pula.10. di mana rangkaian tersebut terlihat lebih sederhana dari rangkaian pada gambar 8.8 karena menggunakan jumlah gerbang yang lebih sedikit.11 Rangkaian hasil perancangan dengan representasi state alternatif Secara umum dapat dikatakan bahwa pemilihan representasi state akan sangat mempengaruhi bentuk rangkaian akhir hasil perancangan. Representasi state alternatif dalam bentuk biner Maka jika pada represantasi awal seperti yang terlihat pada gambar 8.9. apalagi jika sistem yang diimplementasikan adalah sistem yang besar.109 Simbol State A B C Representasi Awal 00 01 10 Representasi alternatif 00 01 11 Gambar 8. Akan tetapi untuk mendapatkan represntasi state Bab VIII Rangkaian Sekuensial Sinkron .10 Tabel representasi state alternatif untuk contoh 8a Dari tabel representasi state alternatif sepertio terlihat pada gambar 8. dengan menggunakan K-map akan didapat persamaan fungsi rangkaian sebagai berikut : Y1 = D1 = w Y2 = D 2 = wy1 z = y2 Bentuk rangkaian akan terlihat seperti gambar 8. maka pada representasi alternatif representasi 10 adalah kondis don’t care seperti dapat dilihat pada tabel representasi state alternatif pada gambar 8.

dan seterusnya.2.12. Contoh 8b Rancanglah counter modulo 8 yang mempunyai karakteristik sebagai berikut : . State A sesuai dengan nilai hitungan 0.. 8.2. Bab VIII Rangkaian Sekuensial Sinkron . Biasanya digunakan bantuan perangkat lunak untuk melakukan evaluasi reprentasi state yang paling baik untuk sistem yang besar.110 yang palin baik adalah sulit dan hampir tidak mungkin. Counter modulo 8 akan menghitung 0 – 1 – 2 – 3 – 4 – 5 – 6 – 7 – 0 . state tidak akan berubah..Terdapat sinyal input w di mana jika w=0.. hitungan tidak berubah. MERANCANG COUNTER SINKRON MENGGUNAKAN RANGKAIAN SEKUENSIAL Counter adalah rangkaian penghitung yang akan menghitung sampai suatu angka tertentu dan biasanya kemudian kembali ke titik awal. Terlihat bahwa jika w=0.1. DIAGRAM STATE DAN TABEL STATE MODULO 8 UNTUK COUNTER Gambar 8.Counter dapat dirancang dengan teknik perancangan seperti yang sudah dijelaskan sebelumnya. state B sesuai dengan nilai hitungan 1. Counter modulo 4 adalah counter yang menghitung : 0 – 1 – 2 – 3 kemudian kembali ke 0 kembali dan berulang.. .. 8. Gambar 8. dalam hal ini angka nol.. sedangkan jika w = 1 maka nilai perhitungan naik 1.13.Urutan penghitungan : 0 – 1 – 2 – 3 – 4 – 5 – 6 – 7 – 0 . Diagram state untuk counter modulo 8 Dari diagram state pada gambar 8..12 menunjukkan diagram state untuk counter modulo-8. sedangkan jika w = 1 state akan berubah ke nilai hitungan yang lebih tinggi.12 dapat diturunkan table state seperti terlihat pada gambar 8. Sampai angka berapa counter menghitung untuk kemudian kembali ke nol lagi biasanya dinyatakan dengan MODULO..

111 Present State A B C D E F G H Next State w=0 w=1 A B C D E F G H B C D E F G H A Output z 0 1 2 3 4 5 6 7 Gambar 8. Tabel Representasi State untuk Counter modulo-8 Langkah selanjutnya dalam merancang counter adalah memilih flip-flop yang akan digunakan dan menurunkan persamaan fungsi rangkaiannya. Present State y2y1y0 000 001 010 011 100 101 110 111 Next State w=0 w=1 Y2Y1Y0 000 001 010 011 100 101 110 111 001 010 011 100 101 110 111 000 Output z2z1z0 000 001 010 011 100 101 110 111 Gambar 8. Bab VIII Rangkaian Sekuensial Sinkron . REPRESENTASI STATE Karena terdapat 8 state.13.2. Tabel representasi counter modulo-8 tercantum pada gambar 8. maka diperlukan 3 bit untuk merepresentasikan masing-masing state.13. kemudian sebagai pembanding digunakan J-K flip-flop.2. Di dalam contoh ini akan digunakan D-flip-flop.14. Tabel State untuk Counter modulo-8 8.

Gambar 8.2.3.14 didapat persamaan fungsi implementasi : D 0 = Y 0 = w y 0 + wy 0 D1 = Y1 = w y1 + y1 y 0 + wy 0 y1 D 2 = Y2 = w y 2 + y 0 y 2 + y1 y 2 + wy 0 y1 y 2 Implementasi rangkaian dapat dilihat pada gambar 8. yaitu untuk Y1. y1y0 wy2 00 01 11 10 00 0 0 1 1 01 1 1 0 0 11 1 1 0 0 10 0 0 1 1 y1y0 wy2 00 01 11 10 00 0 0 0 0 01 0 0 1 1 11 1 1 0 0 10 1 1 1 1 Y0 = w y 0 + w y 0 y1y0 wy2 00 01 11 10 Y1 = w y1 + y1 y 0 + wy 0 y1 00 0 1 1 0 01 0 1 1 0 11 0 1 0 1 10 0 1 1 0 Y2 = w y 2 + y 0 y 2 + y1 y 2 + wy 0 y1 y 2 Gambar 8. Y2 dan Y3. K-Map untuk Counter Modulo-8 Menggunakan D-FF Dari K-Map pada gambar 8.14 menunjukkan K-Map dan fungsi hasil penurunannya.14. Karena terdapat 3 output. Bab VIII Rangkaian Sekuensial Sinkron .15. maka dip[erlukan 3 K-Map terpisah.112 8. IMPELEMENTASI COUNTER MODULO-8 MENGGUNAKAN D FLIPFLOP Untuk menurunkan persamaan fungsi rangkaian digunakan K-Map untuk mendapatkannya.

113 Gambar 8. Counter Modulo-8 Menggunakan D Flip-flop Gambar rangkaian counter modulo-8 tidak menunjukkan pola yang jelas untuk D0. Bab VIII Rangkaian Sekuensial Sinkron .15.16. D1 dan D2. Dari gambar tersebut akan dapat dengan mudah dikembangkan untuk counter yang dengan modulo yang lebih besar. Akan tetapi persamaan untuk D0. D1 dan D2 di atas dapat ditulis ulang sebagai berikut : D 0 = Y 0 = w y 0 + wy 0 = w ⊕ y 0 = ( w + y 0 ) y1 + wy 0 y1 = wy 0 y1 + wy 0 y1 = wy 0 ⊕ y1 D 2 = Y2 = w y 2 + y 0 y 2 + y1 y 2 + wy 0 y1 y 2 = ( w + y 0 + y ) y 2 + wy 0 y1 y 2 = wy 0 y y 2 + wy 0 y1 y 2 = wy 0 y1 ⊕ y 2 D1 = Y1 = w y1 + y1 y 0 + wy 0 y1 Dengan persamaan-persamaan terakhir tersebut terlihat pola yang jelas dan gambar rangkaian dapat dilihat pada gambar 8. sehingga sulit untuk memperbesar modulo counter.

.16. Untuk mengimplementasikan rangkaian sekuensial yang mempunyai spesifikasi seperti tercantum pada Tabel representasi pada gambar 8. IMPELEMENTASI COUNTER MODULO-8 MENGGUNAKAN J-K FLIP-FLOP JK flip-flop memberikan alternative yang menarik.4. maka nilai J dan K yang memenuhi masing-masing adalah J=1 dan K=d. .Jika flip-flop berada pada state 1 dan diinginkan menjadi state 0.Jika flip-flop berada pada state 1 dan diinginkan tetap pada state 1 tersebut maka nilai J dan K yang memenuhi masing-masing adalah J=d dan K=0.Jika flip-flop berada pada state 0 dan diinginkan menjadi state 1.2. boleh 1 atau 0).17.Jika flip-flop berada pada state 0 dan diinginkan tetap pada state 0 tersebut maka nilai J dan K yang memenuhi masing-masing adalah J=0 dan K=d (don’t care.114 w D Q y0 Q D Q y1 Q D Q y2 Q Clock Gambar 8.13 diperlukan penurunan untuk input J dan K untuk masing-masing flip-flop. Dari kondisi tersebut dapat dituliskan tabel eksitasi seperti terlihat pada gambar 8. Kondisi berikut diperlukan : . maka nilai J dan K yang memenuhi masing-masing adalah J=d dan K=1. . Tabel eksitasi memberikan informasi state dalam bentuk input flip-flop yang harus dibangkitkan (excited) agar terjadi state selanjutnya. Bab VIII Rangkaian Sekuensial Sinkron . Counter Modulo-8 Menggunakan D Flip-flop Dengan Pola 8.

maka total terdapat 6 K-Map.Pada FF-1 perubahan state-nya adalah 0 Æ 0 (atau tetap). karena nilai-nilai tersebut yang akan menyebabkan nilai output JK flip-flop tetap 0 . Keenam K-map tersebut digambarkan pada gambar 8. Tabel eksitasi Counter Modulo-8 Menggunakan JK Flip flop. y1y0 wy2 00 01 11 10 00 0 0 1 1 01 d d d d 11 d d d d 10 0 0 1 1 y1y0 wy2 00 01 11 10 00 d d d d 01 0 0 1 1 11 0 0 1 1 10 d d d d J0 = w K0 = w Bab VIII Rangkaian Sekuensial Sinkron . karena nilai-nilai tersebut yang akan menyebabkan nilai output JK flip-flop tetap 0 . Dari K-Map pada gambar 8. Ini akan dicapai apabila nilai J0 = 1 dan nilai K0 = don’t care.19 sesuai persamaan yang didapat. Misalnya pada baris pertama state 000 (state A) akan berubah menjadi state 001 pada w=1 : .18 tersebut dapat diturunkan persamaan fungsi rangkaian yang sudah disederhanakan.Pada FF-0 perubahan state-nya adalah 0 Æ 1. Ini akan dicapai apabila nilai J2 = 0 dan nilai K2 = don’t care. Karena terdapat 3 flip-flop dan masing-masing flip-flop mempunyai 2 input. yaitu : J0 = K0 = w J 1 = K 1 = wy 0 J 2 = K 2 = wy 0 y1 Gambar rangkaian counter modulo-8 dengan menggunakan JK Flip-flop dapat dilihat pada gambar 8.18. karena nilai-nilai tersebut yang akan menyebabkan nilai output JK flip-flop menjadi 1.17. Dari tabel eksitasi tersebut.115 Present State y2y1y0 A B C D E F G H 000 001 010 011 100 101 110 111 Flip Flop Input w=0 Y2Y1Y0 000 001 010 011 100 101 110 111 J2K2 0d 0d 0d 0d d0 d0 d0 d0 J1K1 0d 0d d0 d0 0d 0d d0 d0 J0K0 0d d0 0d d0 0d d0 0d d0 Y2Y1Y0 001 010 011 100 101 110 111 000 J2K2 0d 0d 0d 1d d0 d0 d0 d1 w=1 J1K1 0d 1d d0 d1 0d 1d d0 d1 J0K0 1d d1 1d d1 1d d1 1d d1 Output z2z1z0 000 001 010 011 100 101 110 111 Gambar 8. Ini akan dicapai apabila nilai J1 = 0 dan nilai K1 = don’t care. didapat K-Map untuk masing-masing input pada masingmasing JK flip-flop.Pada FF-2 perubahan state-nya adalah 0 Æ 0 (atau tetap).

Pada proses perancangan yang diberikan adalah sifat rangkaian (yang kemudian digambarkan ke dalam diagram state) dan hasil akhirnya adalah gambar rangkaian itu sendiri yang akan diimplementasikan.18.20. Sedangkan pada analisa rangkaian.3. w J Q y0 K Q J Q y1 K Q J Q y2 K Clock Q Gambar 8.19. di sini diberikan contoh rangkaian seperti pada gambar 8. Untuk memahami proses analisa rangkaian. 8. Bab VIII Rangkaian Sekuensial Sinkron . ANALISA RANGKAIAN SEKUENSIAL SINKRON Proses analisa rangkaian sekuensial adalah kebalikan dari proses perancangan rangkaian sekuensial sinkron. Rangkaian Counter Modulo-8 Menggunakan JK Flip flop. K-Map Counter Modulo-8 Menggunakan JK Flip flop. permulaannya adalah gambar rangkaian dan hasil akhirnya adalah diagram state rangkaian yang akan menunjukkan sifat rangkaian.116 y1y0 wy2 00 01 11 10 00 0 0 0 0 01 0 0 1 1 11 d d d d 10 d d d d y1y0 wy2 00 01 11 10 00 d d d d 01 d d d d 11 0 0 1 1 10 0 0 0 0 J 1 = wy 0 y1y0 wy2 00 01 11 10 00 0 d d 0 01 0 d d 0 11 0 d d 1 10 0 d d 0 y1y0 wy2 00 01 11 10 00 d 0 0 d K 1 = wy 0 01 d 0 0 d 11 d 0 1 d 10 d 0 0 d J 2 = wy 0 y1 K 2 = wy 0 y1 Gambar 8.

State 00 = state A. Tabel representasi state secara lengkap dapat dilihat pada gambar 8. Tabel state dapat dilihat pada gambar 8. Y2=0 dan z = 0. Untuk itu kita simbolkan masing-masing state biner. dari state assigned table dapapt dengan mudah dilakukan dengan mengganti kode biner yang bersesuaian dengan symbol state yang sudah didefinisikan. State 01 = state B. dan State 11 = state D. Misalnya pada kondisi y1=y2=0.20 Contoh rangkaian sekuensial sinkron yang dianalisa Dari gambar rangkaian 8. Tahap selanjutnya adalah membuat state assigned table berdasar persamaan tersebut di atas. Sedangkan pada saat w =1 didapat dari persamaan : Y1 =1. Y2=0 dan z = 0. maka FSM tersebut mempunyai 4 state.20. Present State y2y1 00 01 10 11 Next State w=0 w=1 Y2Y1 00 00 00 00 01 10 11 11 Output z 0 0 0 1 Gambar 8.20 dapat di turunkan persamaan state selanjutnya Y1 dan Y2 serta persamaan untuk output z. Persamaannya adalah sebagai berikut : Y1 = wy1 + wy 2 Y2 = wy1 + wy 2 z = y1 y 2 Karena terdapat 2 flip-flop. Dengan w=0 didapat dari persamaan:Y1 =0.22. Untuk membuat table state.21. langkah selanjutnya adalah membuat table state.117 Gambar 8.21 Tabel representasi state untuk Rangkaian Gambar 8. Bab VIII Rangkaian Sekuensial Sinkron . State 10 = state C. Dari table representasi state .

118 Present State A B C D Next State w=0 w=1 A A A A B C D D Output z 0 0 0 1 Gambar 8.23. Diagram statenya digambarkan pada gambar 8.23.22. Tabel State Rangkaian Gambar 8. Gambar 8. Diagram State untuk rangkaian contoh yang dianalisa Bab VIII Rangkaian Sekuensial Sinkron .20 Dari table State di atas dapat disimpulkan bahwa rangkaian tersebut akan menghasilkan output z=1 apabila terdapat 3 input 1 yang berturutan.

Sign up to vote on this title
UsefulNot useful