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ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------SUBSISTEMAS COMBINACIONALES Se denominan subsistemas combinacionales a una serie de funciones lógicas complejas, implementadas como unidades, ya sea ubicada en un solo circuito integrado, o formando parte de sistemas lógicos mas complejos, como lo es un sistema”síncrono programable”, denominado comúnmente “computadora”. Los “chips” que integran una computadora, (unidad central de proceso, memorias, interfases, etc.) y en especial el microprocesador (UCP), podemos decir que en términos grales, se diseñan en base a la agrupación de subsistemas, con funciones lógicas determinadas, que trabajan sincrónicamente, al ritmo de un reloj (oscilador). A su vez estos subsistemas, están formados por funciones lógicas básicas como lo son la “OR”, “Y”, y la “NOT” Los subsistemas que vamos a estudiar en primer término, son del tipo combinacional, significando esto, que existe una relación biunívoca entre las variables lógicas de salida y las de entrada. Clasificación Gral. de los subsistemas lógicos combinacionales Se clasifican en circuitos aritméticos y circuitos de comunicaciones. a)-Circuitos aritméticos: Realizan operaciones aritméticas y lógicas con los datos binarios que procesan. Tenemos los sumadores, restadores, comparadores, complemento real, cero/uno. b)-Circuitos de comunicaciones: Se utilizan para modificar la estructura de la información y transmitirla por una línea de comunicación. Tenemos los codificadores, decodificadores, convertidores de código, multiplexores, demultiplexores, generadores de paridad, detectores de paridad. Los subsistemas desarrollados como un solo circuito integrado, pertenecen a la escala de integración “MSI”. CIRCUITOS SUMADORES Y RESTADORES BINARIOS Antes de analizar los circuitos que me permiten realizar las operaciones de suma y resta en forma binaria, primero vamos a ver los principios básicos del aritmética digital binaria. Para ello partimos de la representación de los números decimales en el sistema binario natural: binario | decimal natural | 0 0 0 0 0 0 1 1 0 1 0 2 0 1 1 3 1 0 0 4 1 0 1 5 1 1 0 6 1 1 1 7 La cantidad máxima de combinaciones posibles de 0 y 1 se determina con la expresión: 2n, siendo “n” la cantidad de bit que se representara al número binario. Por ejemplo, si ___________________________________________________________________ Apunte de cátedra Autor: Ing. Domingo C. Guarnaschelli 1

UTN REG. SANTA FE – ELECTRONICA – ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------n=3 resulta 23 = 8 combinaciones posibles. Esto significa que si queremos representar los números decimales desde el cero al nueve, el numero binario natural debe tener por lo menos 4 bits. Con un número binario natural de 8 bits podemos representar los números decimales desde el 0, hasta el 255. El peso de los bits según su posición en el número binario natural, es la siguiente: 128 64 32 16 8 4 2 1≡ 128+64+32+16+8+4+2+1 = 255 (decimal) 1 1 1 1 1 1 1 1 (binario natural) Suma decimal: 376 +461 837 La operación de suma decimal, requiere operar primero con el digito menos significativo: 6+1=7; luego los que están en la 2º columna: 7+6=13 , debajo se coloca el 3 y el 1 se denomina “acarreo” y hay que sumarlo en la 3º columna : 3+4+1=8 Suma binaria: Es similar a la suma decimal; sin embargo solo se pueden dar cuatro condiciones: 0+0=0 1+0=1 1+1=10 =0 mas el acarreo “1” que tengo que sumarlo a la columna siguiente 1+1+1=11=1 mas el acarreo “1” que tengo que sumarlo a la columna siguiente Ejemplos de suma con números binarios de un solo bits: 1 0 1 0 1 1 +0 +0 +1 +1 +1 0 1 1 10 11 011 (3) +110 (6) 1001(9) Resta binaria Es similar a la resta decimal; los números se restan encolumnados. Cuando el numero del “minuendo” es menor al numero del sustraendo, en una determinada columna entonces se “pide un “1” a la siguiente columna. 0-0 = 0 1-0 = 1 1-1 = 0 0-1 = 1 para este caso se pide un 1 a la siguiente o sea 10 -1=1 1001 (9) +1111 (15) 11000 (24) 11,011 (3,375) +10,110 (2,750) 110,001 (6,125)

0110 (6) --0011 (3) 0011 (3)

1010 (10) --0111 (7) 0011 (03) 2

___________________________________________________________________ Apunte de cátedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE – ELECTRONICA – ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Multiplicación manual de números binarios Se realiza en forma similar al multiplicación decimal, teniendo en cuenta las siguientes operaciones básicas: 0x0 = 0 0x1 = 0 1x0 =0 1x1 =1 11011 x 101 11011 11011 10000111 (27) x (5)

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La operación de división manual también es similar a la de los números decimales. En las operaciones electrónicas, las operaciones de resta, multiplicación y división siempre, por razones practicas, se realizan sumando los números binarios. Para interpretar esta afirmación debemos primero desarrollar lo que se llama “el complemento a la base o al modulo de un numero” Complemento a la base o al modulo de un numero Se llama complemento de un número, a la diferencia entre la base y el número. Ejemplo: El complemento de 2 en base 10 es 8 “ “ “ 3 “ “ 9 es 6 “ “ “ 1 “ “ 2 es 1 “ “ “ 1 “ “ 1 es 0 El uso de los complementos se utiliza para expresar números negativos y realizar las operaciones de resta, mediante operaciones de suma. Tomemos el siguiente ejemplo: Consideremos un cuentavueltas circular que puede girar hacia delante o hacia atrás, impreso con números enteros del “000” al “999”. Si estos números se desarrollan en línea recta, tendremos:

-4

-3

-2

-1

0

1

2

3

4

5

6

996 997 998 999 000 001 002 003 004 005 006 En este caso el “3” se representa con “003” y el “—3 “con el “997” Entonces decimos que el “997” es el complemento de “3” a la base de 1000. De esta manera una forma de representar a un número negativo, es tomar el complemento a la base de su magnitud. Con esto logramos convertir una resta de números en una suma ___________________________________________________________________ Apunte de cátedra Autor: Ing. Domingo C. Guarnaschelli 3

UTN REG. SANTA FE – ELECTRONICA – ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Ejemplo: 4 –3 = 1 Vamos a realizar esta operación por medio de una suma del complemento a la base de la magnitud del numero negativo que en este caso es el “—3” 4 + (complemento de 3 a la base 10) = 4 + 7 = 1 1 resultado de la resta: 1 Si no tengo en cuenta el número que representa las decenas o sea el “1”, entonces el resultado por este método coincide con el resultado de la resta tradicional Ejemplo: 256—168 = 88 (método con números negativos) Resolveremos ahora este ejemplo, con la suma del complemento a la base de la magnitud del número negativo; el resultado de esta operación de suma, será el resultado de la resta, si desprecio el numero de mayor ponderación. 256 + (1000—168) = 256 + 832 = 1 088; resultado de la resta: 088 = 88 Como vemos reemplazamos el número negativo por el complemento a la base 1000 de su valor numérico “3” o sea el número “832”. Resumiendo: una operación de resta, se puede convertir en una operación de suma, haciendo la”suma del minuendo” mas (+) el “complemento del sustraendo”; al resultado se le desprecia el primer termino de la izquierda (numero con mayor valor ponderado). Para el caso de los números “binarios naturales”, el complemento de un numero binario, se obtiene invirtiendo los “unos” por los “cero” y viceversa. Esta operación se le denomina “complemento a 1”. Luego de obtenido, se le suma un “1”, para obtener el complemento a “2”. Este último valor, es el que se va a utilizar para realizar la operación de resta, por el método de la suma de complemento. Ejemplo: Obtener el complemento a 1 y luego el complemento a 2 del siguiente numero binario: 0111 : numero binario 1000 : complemento a 1 del numero binario. 1000 +0001= 1001: complemento a 2 del número binario. Ejemplo: Resta de dos números binarios naturales, sumando al minuendo el complemento del sustraendo (complemento a 2). A= 1100 (12) B= 0111 ( 7) A—B = 1100 + (1000 +0001) = 1100 + 1001 = 10101; resultado: 0101 (5) Esta operación se cumple para A≥ B. La unidad “aritmética y lógica de un microprocesador realiza las operaciones de suma y resta, de la manera que la hemos desarrollado.

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correspondientes a enteros positivos y negativos 1º) Representación y suma de enteros positivos Como ejemplo. 32 y 64 bits. El “programa de una computadora”.(00010000)B ≡ ↓ ↓ ↓ Número número número binario Entero binario en formato de 8 bits Negativo natural ≡ 11110000 ↓ Representación binaria Con bits de signo ___________________________________________________________________ Apunte de cátedra Autor: Ing. 16. un formato de 8 bits. para operaciones no signadas y 8. 2º) Representación de un numero entero negativo en el sistema con bit de signo La operación para transformarlo. para operaciones con números con bit de signo. Ejemplo: + 76D ≡ 1001100B ≡ 01001100 ↓ ↓ ↓ Número número número binario Entero binario con bit de signo Positivo natural (el cero de la izquierda indica el signo+) Ejemplo: 76D → 1001100B +16D → 10000B 92D → 1011100B → 01001100 → + 00010000 → 01011100 Si en la operación de suma. denominados “indicadores de estado. atiende la indicación de de desborde y mediante una bifurcación (salto condicional) al programa principal (subprograma). ELECTRICA 5-3. corresponden con la equivalencia de los números naturales decimales con los de los números binarios naturales. Guarnaschelli 5 ( 1110111 +1) ≡ ↓ complemento a la base del número binario . 16. Los microprocesadores. “la unidad aritmética y lógica de un microprocesador”. y 32 bits. el resultado excede el valor mayor que se puede representar con el formato dado (en nuestro caso con 8 bits es 255). denominada desborde (overflow). tomaremos para representar como números binarios. El microprocesador 486 puede trabajar con formatos de 8.UTN REG. Domingo C. que esta trabajando con esta unidad.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Suma de números binarios con bit de signo . En esta representación. Si es un numero entero positivo. corresponderá el bit “0”. atiende la situación planteada. pueden tomar formatos con cantidad de bits variable.(10000)B ≡ . el bit de extrema izquierda. tiene circuitos lógicos. SANTA FE – ELECTRONICA – ING. nos indica el signo (+ ò -). es la siguiente: -16D ≡ . Los restantes bits. que detectan esta situación.

que aparece en negrita. Ejemplo: Suma de dos números enteros (uno positivo y el otro negativo). SANTA FE – ELECTRONICA – ING. por lo tanto esto nos esta indicando que el numero es negativo. Ejemplo: 11010101 + 11111000 = 111001101 (-43) + (-8) = -51 (representación con bit de signo) 213 + 248 = 461 (suma de números binarios naturales) ___________________________________________________________________ Apunte de cátedra Autor: Ing. corresponden al numero binario natural de los últimos 7 bits de la derecha. ELECTRICA 5-3. aparece un noveno bit que no lo tenemos en cuenta. es un cero. abreviadamente “UAL”. siendo el “minuendo” menor que el “sustraendo” 76D → → → 01001100 (bits de sino nº positivo) + (-79)D → -(01001111) → (01001111 +1) → 10110001 (bits de signo nº negativo) -03D → 11111101 El resultado de la operación. por otra parte el programa en ejecución se encarga de indicar el signo + ò -. solo opera aritméticamente con “números binarios naturales”. Guarnaschelli 6 . tiene un “1” en el octavo bits (en negritas).Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------(El uno de la izquierda indica el signo -) Luego con el número negativo transformado. La UAL de un computador. es el que se encarga de detectar el signo del resultado de la conversión y si resulta negativo (detecta un 1 en el octavo bits) se realiza la conversión al complemento a 2. Ejemplo: 76D + (-16)D 60 D → 11110000 → 100111100 ( “ “ “ “ ) → 01001100 (formato de 8 bits) En el resultado de esta suma. Son los programas de computación los que se encargan de interpretar los resultados de una u de otra forma. lo que me indica que el resultado de la operación es positivo y cuyo numero equivalente en decimal. hacemos simplemente una suma. son sumados como “naturales”. siendo los números negativos interpretados de otra forma. Para poder hallar el equivalente en binario natural. si necesitamos restarlo a uno positivo (resta de números enteros). al igual a los números con código BCD. El octavo bit (0). Los números con código con bit de signo. Domingo C.UTN REG. hacemos su complemento a uno y Luego le sumamos “1” (complemento a dos) Resultado (-3)D → 11111101 Complemento → 00000010 → + 00000001 Sumamos 1 00000011 → representación binaria natural del numero decimal 3 Un circuito de la “unidad aritmética y lógica”.

En este caso los números a la derecha de la coma. las fracciones de la unidad.8125 El proceso inverso. Las instrucciones para sumar y restar números naturales o números enteros. representa la cantidad de ”centésimos de la unidad” y así sucesivamente. En el caso de definirse datos con números “reales” (enteros + fraccionarios).100 + 3.10-2 = 10 + 3 + 0. lo realizamos de la siguiente forma: 0.25.625 0. Veamos un ejemplo: 0.0625 0.2-3 + 1. ELECTRICA 5-3. hallando el complemento al modulo (complemento a 2) y determinara que numero decimal es . Si el programa hubiera sido para decimales.33.2-2 + 0. con base 2 o en otra. generara el código ASCII del signo menos. entonces debemos desarrollar la fracción binaria como una serie de potencias negativas en base 2.5 + 0. Domingo C. con parte fraccionaría. al detectar que el numero empieza con el bit “1”. debemos obtener la correspondiente fracción en el sistema binario natural.1/8 + 1/16 =0.10-2 Si tomamos ahora como ejemplo: 40/3 = 13. también podemos representar con una simbología semejante.25 + 0 + 0.3 + 0. son las mismas. 1/10 + 5. 2-1 + 1.1101 = 1.33 En el sistema binario natural. Si tenemos un número fraccionario binario y queremos determinar la correspondiente fracción de los números decimales. Para el caso del ejemplo tenemos: 0. considerara el resultado como 11001101 y en el caso de tener que convertir este numero en decimal (para mostrarlo en pantalla o imprimirlo).625 x 2 = 1. el resultado 111001101 lo interpretara como números binarios naturales o sea “461” y lo codificara en ASCII para su correspondiente presentación en pantalla o impresión.8125 x 2 = 1. Cualquier número.1/100 = 2. El siguiente numero. representa la cantidad de unidades y el siguiente.03 = 13. En este ultimo caso.UTN REG. hacia la izquierda. Los que están a la izquierda de la coma. existen instrucciones para operar en “punto flotante”.25 ___________________________________________________________________ Apunte de cátedra Autor: Ing. donde el primer numero a la derecha de la coma.para luego generar el código ASCII correspondiente a ese numero (-51).10-1 + 3.2-4 = 1/2 + 1/4 + 0. luego calculara la magnitud binaria natural del mismo. 10-1 + 5. representan las cantidad de unidades. un número que sea menor a la unidad.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Un programa desarrollado para enteros. Números binarios fraccionarios En el sistema decimal (base 10). la cantidad de decenas. SANTA FE – ELECTRONICA – ING. Guarnaschelli 7 . o que presente una parte entera y otra que es una fracción de la unidad. o sea tenemos el número fraccionario en el sistema decimal.10+1 + 3.1101 ≡ 0.33 = 1. un numero fraccionario. Para este caso particular el número que sigue a la coma. puede ser representado por una serie de potencia en base 10 con exponente positivo para los enteros y exponente negativo para los fraccionarios 40/3 = 13. es menor a la unidad y se puede expresar como un cociente o mediante una coma: ¼ = 0. representa la cantidad de “decimos de la unidad”. interviene el “coprocesador matemático” del computador.25 = 2.

pero el rango estará solo entre 0 y 1. SANTA FE – ELECTRONICA – ING.5 0. n x n = np.1101 Rango y resolución en el sistema binario con números reales En este sistema.. donde la base se puede simbolizar con 10. se podrá escribir n x n x n x ….32. Si ahora ubicamos la coma a la izquierda del bits mas significativo. con una “resolución” de una unidad entre una combinación y la siguiente. entonces se trata de un numero entero.25 x 2 = 0. todos los números de dicho formato serán fracciones. en un determinado formato. el aumentar el “rango” se pierde en “resolución” y viceversa.5 x2= 1 0. etc. Una representación que permite “amplio rango” y “alta resolución” es la denominada “representación en punto flotante”. si tenemos “p” factores iguales de un numero “n”. 16. Domingo C. Por ejemplo si tratamos con un formato de 8 bits. Esto quiere decir que para un formato fijo. Guarnaschelli 8 .8125 ≡ 0. la coma. con una resolución de 2-8 = 1/ 256. según sea la base. Ejemplo: (1100 x 1100 x 1100)B = 110011B = 123D = C3H 10100B = 24D = (2 x 2 x2 x2)D = 16D = 10H = 24 (10 x10 x10 x 10)B = 10000B = 10100B 1000D = 103D = 101011B = (1010 x 1010 x 1010)B = 1111101000B 103D = A3H = (A x A x A)H = 3E8H 103H = (10 x 10 x 10)H = 1000H = 163D = 4096D 103H = 1000011B = (10000 x 10000 x 10000)B = 1000000000000B Cualquiera sea la base que estamos trabajando. se deberá ubicar “fija”.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------0. La potenciación en cualquier base Cualquiera sea la base que consideremos . en cualquier sistema numérico” Ejemplo: 100000B = (10 x 10 x 10 x 10 x 10)B = 10101B Siendo 10B = 2D ___________________________________________________________________ Apunte de cátedra Autor: Ing.). Si en particular.UTN REG. puede ser expresada como la base a la potencia p. sin parte fraccionaria. “la unidad seguida de p ceros. ELECTRICA 5-3. estos enteros tendrán un “rango” de representación que va desde 0 a 255. variara la representación de n y p. cuando debemos operar con números binarios que representen parte entera y fraccionaria. la ubicamos en el extremo derecho de los bits del formato (8. según la conveniencia del calculo a realizar.

Domingo C. con el bit de signo. Guarnaschelli 9 . se debe a que la posición de la coma (o punto) se desplaza tantos lugares según se exprese “m".01 x 1010)B 20D = 10100B = (1. determinan en forma automática el lugar donde va la coma. Tiene aplicaciones desde las comerciales. Cuando un computador no posee coprocesador matemático.UTN REG. situado en el extremo izquierdo y utilizando el complemento a 2. la representación en punto flotante (o coma flotante) me permite representar en forma binaria los números reales (positivos. dentro de un amplio rango de valores y con alta resolución. quedando este corrimiento expresado en el exponente “p”.01)B = (-1. en cada resultado. se hace que cualquier numero binario quede representado en la forma 1B ≤ m < 10B . Creación del formato para la representación estándar en punto flotante del IEE a) La representación es de la forma N = ± m x 10±p = ± 1.01 x 100)B = (1. debe recurrir a la “unidad aritmética y lógica” (UAL) y a un programa específico que tenga en cuenta donde debe ubicarse la “coma o punto”. el programador. Además como es obvio. hemos corrido la coma 12 lugares 12D=1100B. que es el valor que tiene el exponente.00000000010101 x 101100)B Como se puede ver. siendo “f” la parte fraccionaria de m. negativos. enteros y fraccionarios). en el ultimo ejemplo.25)D = (-1000000000101. desentendiéndose de ello.00000000010101 x 1000000000000)B = (-1.01 x 10100)B (-4101. semejante a la notación científica decimal: N = ± m x 10±p En esta representación.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------100H = (10 x 10)H = 102H Siendo 10H = 16D Representación en punto flotante de números reales De la misma forma como se definió la representación de números enteros positivos y negativos.01 x 10000)B = (1. Los circuitos electrónicos que operan en “punto flotante” (el coprocesador matemático de las computadoras).f x 10±p ___________________________________________________________________ Apunte de cátedra Autor: Ing. técnicas y científicas. puede trabajar con enteros. Se trata de una representación de tipo exponencial. Su denominación. donde “m" es de la forma m= 1. cuando debe operar con números reales. Esta representación.f . Este procedimiento da lugar a una muy baja velocidad de procesamiento de datos. SANTA FE – ELECTRONICA – ING. ELECTRICA 5-3. Ejemplo: 5D = 101B = (1. permite realizar operaciones (en los sistemas de cómputo binario) con magnitudes y resultados.

Representación en punto flotante de doble presición En esta representación. 52 bits para la presición de la parte fraccionaria “f” de la mantisa .Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------b) En simple presición. se utilizan 64 bits: 11 para el exponente excedido en 1023D . cuando debe operar con este formato. utilizando los últimos 23 bits. e) Al exponente ±p.00000000010101x 101100 ±p+127 (8bits) 12+127=139 10001011 f (23 bits) 00000000010101000000000 f) El numero cero puede representarse con los 32 bits iguales a cero (+0) o con el bit de signo de valor 1 (-0) y los 31 restantes iguales a cero. cualquier número requiere 32 bits ≡ 4 bytes c) Solo se representa la parte fraccionaria “f” de la mantisa “m".25D = -1. y uno (1) para el signo. g) Existe una convención para representar el +∞ y el -∞: Con 11111111 y f=0 se representa el infinito (+ o – según el signo) Con 11111111 y f≠0 se usa para indicar operaciones no validas como 0x ∞ Con 00000000 y f≠0 el número esta desnormalizado: tiene magnitud menor que el valor mínimo que se representa en el formato normalizado. ELECTRICA 5-3. lo incorpora). sobreentendiéndose que la parte entera es siempre 1 y que existe una coma antes de “f” (el coprocesador.01x10 + 0 ±p+127 (8 bits) 2+127=129 10000001 f (23 bits) 01000000000000000000000 S 20D = 1. Ejemplos: S 10 5D = 1. Dicho bit se encuentra ubicado en el extremo izquierdo de la representación (separado de la mantisa). ___________________________________________________________________ 10 Apunte de cátedra Autor: Ing. d) El signo de la mantisa será un bit de signo (s) que vale cero si es positivo y uno si es negativo. para el cual se reservan 8 bits a continuación del bits de signo.UTN REG. Domingo C. Guarnaschelli . SANTA FE – ELECTRONICA – ING.01x10100 + 0 ±p+127 (8 bits) 4+127=131 10000011 f (23 bits) 01000000000000000000000 S + 1 -4101. se le suma 127D (exceso o desplazamiento 127) resultando un numero e=±p + 127.

---------------------------------------------------50629 0101 ↑ 1010 ↑ 10000 ↑ 1100 1001 0110 0110 0110 ↑--------. donde cada digito decimal le corresponden cuatro bits. le atribuye a los símbolos decimales la misma combinación que el sistema binario natural. ELECTRICA 5-3. debemos realizar una serie de pasos como la de dividir sucesivamente por dos. mas sencillos (representación con 7 segmentos. como si fueran números naturales y luego sumar 6≡ 0110B. se lo debe sumar a la columna inmediata superior Ejemplo: 1← 1← 1← 37853 → 0011 ↑ 0111 ↑ 1000 ↑ 0101 0011 + 12776 → 0001 ↑ 0010 ↑ 0111 ↑ 0111 0110 ---------. debemos reemplazar cada digito decimal por la correspondiente combinación de cuatro bits.) Suma de números en BCD natural El método consiste en sumar los cuartetos que lo constituyen. SANTA FE – ELECTRONICA – ING. El formato BCD tiene la ventaja de que las sumas y restas son mas rápidas y además los circuitos para su representación visual. En el código BCD (decimal codificado en binario). si la suma parcial de dos cuartetos supera el 9 ≡ 1001B. si tenemos un número cualquiera en base 10.UTN REG. El desborde “1”. es que 1 byte solo representa números del 00 al 99. respecto al binario natural donde 1byte puede representar números del 0 al 255. El código natural o BCD 8421. se pasa directamente. Domingo C.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Codificación y suma en BCD natural Hemos visto que para pasar del sistema decimal al sistema binario. para convertirlo a BCD natural. Por ejemplo. sin calculo. Guarnaschelli . según determinadas convenciones.↑ ------.↑ -------1 0000 1 0110 1 0010 ↓ 5 ↓ 0 ↓ 6 ↓ 2 ↓ 9 ___________________________________________________________________ 11 Apunte de cátedra Autor: Ing. debemos agrupar de a cuatro bits y asignarle a cada grupo el correspondiente digito decimal del sistema binario natural: 0101 0011 0100 0010 (BCD natural) ↓ ↓ ↓ ↓ 5 3 6 2 (decimal) La desventaja del código BCD. números decimales en combinaciones binarias. 2 4 6 (decimal) ↓ ↓ ↓ 0010 0100 0110 (BCD natural) Para realizar el proceso inverso.

Domingo C. provenientes por lo gral de la memoria principal o de la “unidad de control (UC).Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Sumador binario Las computadoras realizan como los calculadores de mano. mediante instrucciones. se pueden realizar cualquier tipo de operaciones (suma. multiplicación. Registro acumulador Memoria principal Circuitos logicos de suma Unidad de control instrucciones Registro auxiliar ALU En la “unidad aritmética y lógica”. En las computadoras. Este modulo consta básicamente de dos registros (memorias reducidas) que guardan transitoriamente los operandos. Guarnaschelli . ordenados mediante instrucciones que operan la unidad de control. operaciones aritméticas. También en esta unidad se realizan operaciones binarias lógicas y de comparación.). Circuitos lógicos de suma a) Semisumador binario (HA: Hall adder) Símbolo A B HA C S ___________________________________________________________________ 12 Apunte de cátedra Autor: Ing. estas operaciones se realizan en un modulo denominado “Unidad aritmética y lógica” (UAL). SANTA FE – ELECTRONICA – ING. Los resultados son interpretados por los programas de aplicación. realizan como función esencial.UTN REG. división. resta. etc. mediante operaciones de suma de números naturales en forma binaria. ELECTRICA 5-3. Un circuito lógico se encarga de realizar la suma de ambos operandos.

Domingo C. que en este caso es la columna de arrastre “C” (C=1). Si la suma contiene mas de un digito. o sea S=0. El “1”. Necesitamos entonces un circuito con tres entradas y dos salidas. Cuando sumamos en el sistema decimal 1+1 = 2. nos da la suma de A y B siempre que pueda ser representada por un solo digito. se traduce en el sistema binario como 01+01 = 10. debemos sumar el arrastre (o acarreo) de la suma de la columna inmediata inferior (o menos significativa). SANTA FE – ELECTRONICA – ING. “S” representa el digito de la suma correspondiente al mismo lugar significativo de los sumandos. b) Sumador completo Con el semisumador podemos sumar dos números binarios que se representan con un solo bit. Cuando tenemos que sumar dos números binarios de “n” bits.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Tabla de la verdad: A B suma S C 0 0 00 0 0 0 1 01 1 0 1 0 01 1 0 1 1 10 0 1 La salida “S”. deberá ser tenido en cuenta en la cifra significativa inmediata superior. Lo podemos realizar de la siguiente forma: An Bn Cn-1 HA Cn HA An Bn Cn-1 Sn simbolo SC Cn Sn ___________________________________________________________________ 13 Apunte de cátedra Autor: Ing. Guarnaschelli . ELECTRICA 5-3.UTN REG. Por lo tanto “S” representa la ultima cifra (menos significativa).

C-1) La expresión de S se puede transformar llegando a una expresión en términos de la función lógica OR-Exclusivo S = A + [B + C-1] ___________________________________________________________________ 14 Apunte de cátedra Autor: Ing.B _ _ _ _ _ S = A. para luego encontrar sus funciones simplificadas del acarreo “C” y la suma “S” resultando: C = B.UTN REG. ELECTRICA 5-3. A0 B0 A1 B1 A2 B2 HA HA HA C0 HA C1 C2 HA HA S0 S1 S2 Sumador completo para números binarios de cuatro bits: A3 B3 A2 B2 A1 B1 A0 B0 SC SC SC SC C3 S3 C2 S2 C1 S1 C0 S0 Circuito sumador completo obtenido por tabla de la verdad y luego simplificado Como el sumador es un circuito combinacional. ( B. podemos obtener su tabla de la verdad. Domingo C. C-1 + B. C-1 + B.C-1 + A. Guarnaschelli . C-1) + A.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Veamos como podríamos realizar un circuito lógico que sume en forma binaria operandos representados por 3 bits. SANTA FE – ELECTRONICA – ING. C-1 + A. ( B.

En la familia CMOS de alta velocidad. CI74LS83A. CI 74283 y el 74LS283. tenemos la versión 74HC283. Guarnaschelli . es el siguiente: Sumador 2 bits A entradas Sumador 4 bits ∑ C1 Suma Entrada A 0 3 ∑ 0 Salidas 3 B Acarreo entrada Acarreo salida 0 Entrada B 3 Acarreo entrada Acarreo salida C1 Existen varios sumadores paralelos disponibles en escala media de integración (MSI). SANTA FE – ELECTRONICA – ING.UTN REG. ELECTRICA 5-3. ___________________________________________________________________ 15 Apunte de cátedra Autor: Ing. todos en la familia TTL. Domingo C.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------- El circuito final nos queda: El símbolo del sumador total de dos bits y cuatro bits (según IEEE/ANSI). Uno de los más conocidos es el sumador paralelo de 4 bits como el CI7483A.

Guarnaschelli . cero /uno Este circuito permite seleccionar el bit “A”. con el sistema siguiente: B3 B2 B1 B0 A3 A2 A1 A0 TI74H87 Y3 Y2 Y1Y0 Unidad real/complemento M L M Sumador 4 bits C3 S3 S2 S1 C-1 S0 C3 M __ M (EAC) Arrastre de retorno En este circuito. se encapsulan en cantidades de 4) Este bloque. junto a un circuito sumador. me permite realizar sumas y restas. si hacemos M=1. ___________________________________________________________________ 16 Apunte de cátedra Autor: Ing. su complemento o la salida puede ser uno (1) o cero (0). SANTA FE – ELECTRONICA – ING.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Elemento real / complemento. por ejemplo 4 bits. obteniendo el resultado en la salida “S”. Entradas de salida control L M Y 0 0 A’ 0 1 A 1 1 0 1 1 0 Para el caso de operando de mas bit. necesitamos cuatro circuitos idénticos (en MSI. a la salida de la unidad “real/complemento” tenemos el operando A sin complementar. el sistema realiza la suma de los operandos B y A. utilizando el complemento a 2 (bit de signo) por ejemplo. ELECTRICA 5-3. Domingo C.UTN REG.

el resultado de esta operación hace que aparezca un acarreo en la salida del sumador. Principios del sumador –restador de una UAL con indicadores de estado S Z V C B3 A3 M M=1 resta M=0 suma B2 A2 B1 A1 B0 A0 __ A3/ A3 C’ __ A2/ A2 __ A1/ A1 __ A0/ A0 C-1 SC SC SC SC C C3 C2 C1 C0 V S Z S3 S2 S1 S0 ___________________________________________________________________ 17 Apunte de cátedra Autor: Ing. completándose la operación de resta. Cuando se da la situación de B< A y podemos realimentar con un uno (1) la entrada “C-1” el resultado de esta resta resulta negativo y lo obtenemos haciendo el complemento a 2 de la salida “S”. caso contrario no se produce acarreo en la salida del sumador y no podemos realimentarlo en la entrada. SANTA FE – ELECTRONICA – ING. (complemento a2). que se aprovecha para introducirlo (a través del circuito lógico) en el acarreo de entrada.UTN REG. (por ejemplo realimentar también por “S3”. Este sistema solamente realiza operaciones de resta siempre y cuando B>A. Domingo C. Para esos casos es necesario modificar el circuito. ELECTRICA 5-3. Guarnaschelli .Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Si hacemos M = 0 entonces a la salida de la unidad “real /complemento” el complemento a uno de A o sea A’.

el estado del resultado de la operación que se ha llevado a cabo en el sumador-restador. Estos bits. Luego de cada operación que se efectúa. caso contrario Z=0 o sea el resultado no es igual a cero. corresponde al ultimo bit del extremo izquierdo. en las denominadas “instrucciones de salto condicionado”. y denominados con las iniciales inglesas SZVC. 16 . que preguntaran por el valor (0 o 1) de S V Z si es para enteros y C Z si es para naturales.restador de cuatro bits . 4 bits “indicadores” (flags) principales. por ejemplo si un resultado alcanzado fue cero o no. lo hacemos con una compuerta NOR donde las entradas son los valores e las salidas del sumador ____________ Z = S3 +S2 +S1 +S0 ___________________________________________________________________ 18 Apunte de cátedra Autor: Ing. y tanto la suma o la resta para ambos tipos de números los realiza de igual forma. en los microprocesadores de las computadoras o en los microcontroladores. hacemos M=0 Para el caso de números enteros con bits de signo. Se utilizan. entre otros. sin considerar el ultimo acarreo. a través de los “indicadores” S Z V C. si entro o no en el formato de operación (8.Ellos pueden indicar. Estos indicadores se denominan también “banderas” o “flags”. o sea A’. si fue positivo o negativo. relacionados con el resultado obtenido. el resultado es negativo y su valor numérico se obtiene haciendo el complemento a 2 de S.UTN REG. Guarnaschelli . El indicador de signo “S”. ELECTRICA 5-3. forman parte del denominado “registro de estado”. 32. o sea en el caso de nuestro sumador de cuatro bits corresponde S = S3. sumamos el acarreo del bloque sumador menos significativo. C-1(cuando M=1). necesarios para los programas de las computadoras. de los programas que se están ejecutando . debemos hacer M=1 y a la salida de las compuertas X-OR. Si resulta de valor 1. el circuito los trata como números naturales. Los indicadores de estado S Z V C Como dijimos. Describiremos a cada uno de estos indicadores. Indicador S de signo: Este indicador interesa solamente cuando para operaciones con números enteros (con bit de signo. Para este circuito. obtenemos el complemento a 2 y el resultado será la resta : B(B3 B2 B1 B0) -. Cuando S=0 el resultado de la operación es positivo (+). el circuito sumador genera. la resta la obtenemos sumando el complemento a 2 del substraendo. cada vez que se realizan operaciones aritméticas y lógicas en la UAL. 64 bits) y otras características. Indicador Z de resultado cero: Será Z=1 si el resultado de una operación es igual a cero. reflejan. Serán los programas. con indicadores de estado C V S Z . La UAL de un computador “no sabe” si el programa en ejecución es para números enteros o naturales. como vimos. obtenemos el complemento a uno (1) del operando A. Domingo C.A(A3 A2 A1 A0) = S(S3 S2 S1 S0) Cuando lo usamos como sumador. Cuando operamos con números naturales. Para lograr este indicador. Si en la operación. la UAL genera los indicadores S Z V C y serán las instrucciones de salto condicionada . que interpretaran los resultados.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------El circuito anterior actúa como sumador. SANTA FE – ELECTRONICA – ING.

En nuestro circuito sumador el valor de C lo obtenemos del acarreo del último sumando de la izquierda. Domingo C.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Indicador V de overflow: Este indicador se utiliza en las operaciones con enteros o sea con bit de signo cuando los sumandos son de igual signo y el resultado (el bit de signo) resulta opuesto. entonces es necesario invertir este valor cuando se esta restando. Como al realizar la resta sea en naturales o enteros aparece un “1” en C. Guarnaschelli . nos indica que el resultado excede el mayor valor positivo o negativo que se puede representar en el formato dado. Ejemplo. C=0. tienen los señalizadores: C: señalizador de acarreo en el octavo bit C=1 acarreo en la suma y no en la resta C=0 acarreo en la resta y no en la suma ___________________________________________________________________ 19 Apunte de cátedra Autor: Ing. ELECTRICA 5-3. SANTA FE – ELECTRONICA – ING. Para tener en cuenta la inversión en la operación de resta. De no ser así. en este caso. estos indicadores (ubicados en el registro de “estado” de las computadoras) tienen la siguiente denominación: S=1 (signo negativo) ≡ NG S=0 (signo positivo) ≡ PL Z=1 (resultado cero) ≡ ZR Z=0 (resultado no cero) ≡ NZ V=1 (existe desborde) ≡ OV V=0 (no existe desborde) ≡ NV C=1 (existe acarreo) ≡ CY C=0 (no existe acarreo) ≡ NC Para los microcontroladores de Microchip 16X84. en el registro de estado. 0 110 (6D) + 0 100 (4D) -----------01010 1010 (-6D) + 1100 (-4D) ---------10110 Lo podemos obtener si hacemos la operación X-OR con los dos últimos acarreos o sea V = C3+ C2 (operación x-or) Indicador C de acarreo: Será C=1 si el resultado de una suma aparece un “uno” fuera del formato o sea existe acarreo (carry) hacia la posición n+1. agregamos el segundo circuito X-OR con entradas C y : _ Si M=1 (resta) C’ = C Si M=0 (suma) C’ = C En lenguaje ensamblador.UTN REG.

ELECTRICA 5-3. Guarnaschelli . Simular diferentes operaciones.restador de 4 bits con los indicadores de estado SZVC.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------DC: Señalizador de acarreo en el cuarto bit (operaciones en BCD) DC=1 acarreo en la suma y no en la resta DC=0 acarreo en la resta y no en la suma Z: Señalizador de cero Z=1 el resultado de una operación fue cero Z=0 el resultado de una operación no fue cero.UTN REG. Problema Utilizando un programa de simulación de PC. Domingo C. las entradas A y B. Sumador serie El sumador anterior se denomina sumador paralelo con acarreo en serie. Para implementar este sumador. simular un sumador. Todos los bits de los operandos se procesan simultáneamente. ___________________________________________________________________ 20 Apunte de cátedra Autor: Ing. La salida de este sumador también será un tren de pulsos sincronizados que representara el resultado de la operación. En la sumadora serie. consisten en una serie de trenes de impulsos de voltaje sincronizados en dos líneas del calculador. necesitamos un sumador completo de 1 bit más una unidad de retardo: 1 0 1 1 0 A 1 B 0 Suma 1 resta ≡ 00010 (2D) t TD ≡ 01101 (13D) 1 0 1 0 ≡ 01011 (11D) 0 0 1 1 ≡ 11000 (24D) An Bn Cn-1 SC 0 0 0 0 Cn Sn El procedimiento de suma en serie es el siguiente: El 1º bit que aparece es el menos significativo tanto en A como en B (el sistema trabaja sincronizado con un oscilador patrón). Finalmente en “Sn” aparece un tren de pulsos que representa la suma de loas operandos A y B. La desventaja de este sumador es que resulta mas lento que el sumador paralelo en una cantidad de tiempo proporcional a la cantidad de bits que posean los operandos. SANTA FE – ELECTRONICA – ING. pueden ser guardados en un registro de inscripción o de desplazamiento. TD (retraso de un periodo) es un flip flop tipo D. Los operandos A y B así como el resultado Sn. menos el acarreo de cada columna que sigue una trayectoria serie. Si aparece un resto se lo retarda un tiempo T (periodo de sincronismo) para luego sumárselo cuando aparezcan los bits más significativos de los operandos.

A’ Q7 = C.A Q2 = C’. Domingo C. SANTA FE – ELECTRONICA – ING.A’ Q5 = C. la cantidad de salidas que puede seleccionarse será: M = 2N.B.UTN REG. Por ejemplo el decodificador BCD / Decimal que tiene cuatro entradas y diez salidas. En los decodificadores prácticos presentan también una entrada de habilitación que autoriza el proceso según su valor sea “0” o “1”.B.A’ Q3 = C’. Guarnaschelli .B’.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------CIRCUITOS DECODIFICADORES Los decodificadores son circuitos lógicos donde una sola combinación de las entradas binarias activa a una sola de las salidas.B.A Q6 = C.B’.A’ Q1 = C’. si N=3 entonces M = 23 = 8 salidas No obstante se construyen decodificadores que presentan menos salidas de las que se podrían obtenerse en función a la cantidad de entradas. A0 A1 A2 AN-1 2 códigos de entrada N N Entradas Decodificador Q0 Q1 Q2 QM-1 M Salidas Solo una salida Cambia de estado E (habilitación) Q0 = C’. ELECTRICA 5-3.B’.A Q4 = C.B. Si “N” representa el número de entradas.B’.A ___________________________________________________________________ 21 Apunte de cátedra Autor: Ing.

Guarnaschelli . Domingo C. SANTA FE – ELECTRONICA – ING. se habilita con E = 1 . Para esto es necesario reemplazar las compuertas AND por NAND como el siguiente circuito: E1’ 0 1 X X E2’ 0 X 1 X E3 Salidas 1 Responde al código de entrada A2 A1 A0 X Deshabilita .UTN REG.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Tabla de la verdad del decodificador del circuito presentado C B A Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 En el circuito anterior. ELECTRICA 5-3. todos ALTOS X “ “ “ 0 “ “ “ ___________________________________________________________________ 22 Apunte de cátedra Autor: Ing. Las salidas seleccionadas (activas) presentan un nivel alto (1). mientras que el resto permanece en estado bajo (0). Tenemos decodificadores donde el nivel bajo se presenta con nivel bajo.

E1’ E2’ E3 A2 A1 A0 74LS138 Decodificador 1 de 8 __ __ __ __ __ __ __ __ Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 El 74LS138 es un decodificador de tres entradas y ocho salidas. Domingo C.UTN REG. Acoplando dos decodificadores. Esto es así para poder armar un banco de decodificadores de mayor numero de entradas y lógicamente de salidas. SANTA FE – ELECTRONICA – ING. ELECTRICA 5-3. podemos seleccionar 16 salidas como se muestra en la figura: A0 A1 A2 A3 E1’ E2’ E3 A2 A1 A0 A2 A1 A0 E1’ E2’ E3 74LS138 Decadificador 1 de 8 74LS138 Decadificador 1 de 8 __ __ __ __ __ __ __ __ Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 __ __ __ __ __ __ __ __ Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 Selección con A3=1 Selección con A3=0 ___________________________________________________________________ 23 Apunte de cátedra Autor: Ing. para alta velocidad y bajo consumo. La versión CMOS de alta velocidad es el 74HC138. Guarnaschelli . Es de tecnología TTL con diodos Schottky. están dadas con E1’ E2’ E3.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Las entradas de habilitación del decodificador 74LS138.

Estas características lo hacen adecuado para manejar cargas directas como ser diodos LEDS lámparas. relevadores motores. Se utilizan ampliamente en los sistemas de memoria de los computadores.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Decodificadores de BCD a decimal: Tienen cuatro entradas y utilizan las primeras 10 combinaciones del sistema binario natural para seleccionar una de las diez salidas posibles. Ejemplo de este tipo de decodificador es el 7445 que puede consumir hasta 80 ma en el estado bajo y ser llevado hasta 30 volt las salidas en el estado alto. son las entradas del decodificador de direcciones de la memoria. utilizando como habilitación la entrada D. es un circuito secuencial por el que ingresan pulsos que son contados en forma binaria y su valor se presenta en las salidas Qo Q1 Q2 Q3 (contador hasta 16. la salida es activa en nivel bajo. las direcciones para localizar un dato o una instrucción. el contador vuelve a cero) ___________________________________________________________________ 24 Apunte de cátedra Autor: Ing. Los decodificadores trabajan en combinación con “registros y contadores.UTN REG. Estos decodificadores no tienen entradas de habilitación. mediante la excitación de dos reles. que le permite localizar un Byte dentro de la memoria. Domingo C. SANTA FE – ELECTRONICA – ING. pero es posible convertirlo de 3 a 8 . etc. En la familia CMOS tenemos el equivalente 74HC42. ELECTRICA 5-3. Guarnaschelli . El contador. el resto permanece en estado alto. en el pulso nº 16. Para el CI 7442. Tabla de verdad D C B A D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 salida Q0’ Q1’ Q2’ Q3’ Q4’ Q5’ Q6’ Q7’ Q8’ Q9’ NO NO NO NO NO NO Decodificador 1 a 10 7442 Q9’ Q8’ Q7’ Q6’ Q5’ Q4’ Q3’ Q2’ Q1’ Q0’ El 7442 es un decodificador (en MSI) TTL estándar. Decodificadores / manejador de BCD a decimal Estos decodificadores tienen salidas a “colector abierto” y pueden trabajar con niveles de corrientes y tensiones superiores a los anteriores. Veamos una aplicación de un decodificador trabajando en conjunto con un contador por 16 para generar una temporización y una secuencia de operación. su equivalente en TTL de bajo consumo y alta velocidad es el 74LS42.

con una caida de tension directa de unos 2.7) / 10 mA ≈ 220 Ω Emisor de Luz 7 Segmentos Cátodo común Emisor de Luz 7 Segmentos Ánodo común ___________________________________________________________________ 25 Apunte de cátedra Autor: Ing. cuyo valor se calcula como: R = (Vcc+2. Domingo C. se utilizan diodos LEDS.7 volt. Emisores de luz de 7 segmentos: Se presentan como 7 diodos Leds conectados en cátodo común o ánodo común.. se utilizan para excitar indicadores de información que permita ser interpretada por el operador de los equipos electrónicos.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------+vcc 1pps CTR div16 Cp1 Q9’ Q3 Q2 Q1 Q0 Cp0 74LS293 MR1 MR2 Decodificador/ manejador 7445 de BCD a decimal +vcc Q0’ En el cuarto impulso de entrada se excita el primer relé hasta que llega el quinto impulso que lo desexcita. El método normal. ELECTRICA 5-3. Como reflectores de luz se utilizan exhibidores o pantallas con cristal liquido. A la salida del circuito excitador. encapsulados en un solo bloque. Esta información. Contados 16 pulsos la operación se repite. se deberá por lo tanto agregar una resistencia eléctrica. Se necesita aproximadamente unos 10 ma para excitar cada uno de estos diodos. se presenta como números o alfanumérica. es usar una configuración de 7 segmentos emisores o reflectores de luz. Estos . Como emisores de luz.UTN REG. Guarnaschelli . denominadas LCD. SANTA FE – ELECTRONICA – ING. Decodificadores / manejadores de BCD a 7 segmentos Se los suele llamar también excitadores BCD a 7 segmentos o convertidores de códigos BCD a 7 segmentos. En el noveno impulso se excita el segundo relé hasta el décimo pulso que lo desexcita.

Están basados en la anisotropía de las características ópticas de ciertos componentes orgánicos. se disponen de dos placas de vidrios que contienen los electrodos transparentes.1 mw/cm2 pero presenta el inconveniente de no poseer luz propia. SANTA FE – ELECTRONICA – ING. El consumo de energía requerido es menor a 0. necesita luz ambiente o luz de una fuente externa. Guarnaschelli . generalmente formados por capas de oxido de Indio y Estaño y situados a una distancia comprendida entre 10 y 25 µm.UTN REG. y un decodificador BCD / 7segmentos es posible representar los números 0 1 2 3 4 5 6 7 8 9 y las letras A B C D E F D C B A Decodificador/ Manejador de BCD a 7 segmentos (7446 0 7447) Conexión del emisor de luz 7 segmentos en ánodo común Exhibidores con cristal liquido (LCD) Son dispositivos de reducido consumo de energía. La anisotropía eléctrica de las moléculas hace que pueda alterarse su ordenación al aplicar un campo eléctrico. Para la realización de indicadores numéricos mediante cristales líquidos. que encierran al componente orgánico. La activación de los distintos electrodos produce zonas transparentes y opacas que producen las distintas estructuras numéricas. Existen dos métodos para efectuar el cambio de transparente a opaco: por “reflejo dinámico” y por “efecto de campo”. Los cristales líquidos por “reflejo dinámico” se basan en la interacción de las cargas libres producidas por la adición de determinadas proporciones de elementos dopantes a ___________________________________________________________________ 26 Apunte de cátedra Autor: Ing. Domingo C.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Con estos dispositivos. Los paneles actúan por reflexión de una superficie metalizada posterior o por transmisión de una fuente luminosa colocada posteriormente. hacen que en fase liquida presenten estructura cristalina. ELECTRICA 5-3. La forma lineal de estas moléculas y sus propiedades polares.

Excitación del LCD: Como debemos aplicar tension alterna entre el segmento y el plano posterior. ELECTRICA 5-3. produciendo una deflexión difusa de la luz. la salida de la XOR esta en fase con la señal alterna que en este caso es de 40 Hz y la tension entre el segmento y el plano posterior es cero. se produce un desplazamiento de cargas libres originadas por la presencia del dopante. Cuando la señal vale cero. al plano posterior y al segmento. este CI tiene salidas activas en “alto” y proporciona las señales de control a los segmentos. Circuito excitador de un display 7 segmentos D C B A Decodificador manejador BCD/7 segmentos LCD 40 Hz Plano Posterior El circuito anterior muestra un decodificador manejador a 7 segmentos 4511(CMOS). Si la señal de control vale cero. Si se aplica un voltaje alterno (entre 25 y 60 Hz) entre los electrodos. Domingo C.UTN REG. El movimiento de las cargas produce un desorden de la estructura cristalina. ___________________________________________________________________ 27 Apunte de cátedra Autor: Ing. SANTA FE – ELECTRONICA – ING. aplicamos un uno (1) al plano posterior y un cero (cero volt) al segmento. Esto lo podemos hacer. el líquido presenta una estructura ordenada y es transparente. Guarnaschelli . En ausencia de tensiones de polarizacion. de esta manera al segmento se le aplica tension alterna. utilizando una compuerta or-exclusivo como muestra el siguiente circuito: 74HC86 (CMOS) Control Señal 40Hz Segmento Plano posterior Cuando la entrada de control vale uno (1) y la señal uno (1). una forma de realizarlo es aplicando una señal de onda cuadrada en defasaje 180º. la tension del plano posterior vale cero y la del segmento vale uno (+VCC).Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------un cristal líquido en fase temática.

En estos indicadores. SANTA FE – ELECTRONICA – ING. Domingo C. Se basan en la propiedad que presentan las estructuras “nemáticas” de los cristales líquidos de producir un giro de un plano polar. Símbolos IEEE/ANSI para varios decodificadores 7442/LS42/HC42 BCD/DEC Denota un buffer manejador 7445 BCD/DEC 0 1 2 A0 A1 A2 A3 Denota colector abierto 1 2 4 8 3 4 5 6 7 8 9 0 1 2 A0 A1 A2 A3 1 2 4 8 3 4 5 6 7 8 9 A0 A1 A2 E’1 E’2 E3 1 2 4 BCD/DEC 0 1 2 3 4 5 6 7 74LS138/HC138 ___________________________________________________________________ 28 Apunte de cátedra Autor: Ing. Los cristales líquidos de “efecto de campo” tienen la ventaja de operar con corriente continua y poseen una vida mas larga. ELECTRICA 5-3. en ausencia de tension no se producirá el paso de la luz mientras que al aplicar un campo eléctrico.UTN REG.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------El 74HC86 (C MOS) acepta el código de entrada de BCD y produce las salidas para la excitación directa de los segmentos del LCD. al aplicar un campo eléctrico ya que se produce un alineamiento de las moléculas perpendicular al campo aplicado. el tiempo de respuesta es lento. se producirá una rotación óptica que permite el paso de la luz polarizada. Si los cristales que contienen el cristal liquido son polarizados y están situados a 90º . Guarnaschelli .

para seleccionar cuatro interruptores. (0011) y (0100). (0010). se pueden seleccionar hasta 15 interruptores. Con el agregado de una línea más.UTN REG. desde un extremo del cable. se determina la apertura o el cierre del interruptor seleccionado.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------DECODIFICADOR CON CONTACTOS A RELÉS El siguiente circuito. Para el comando. para el comando de apertura y cierre. ELECTRICA 5-3. Para el ejemplo. con los códigos (0001). es una parte de un decodificador realizado con contactos de relés auxiliares. SANTA FE – ELECTRONICA – ING. con cuatro líneas (mas una línea común de masa). se utilizó un codificador realizado con una matriz de diodos. interruptores de energía eléctrica. El dibujo solamente muestra la conexión de contactos. A0 A1 A2 A3 +Vcc _ A1 A1 _ A1 A1 _ A1 A1 _ A1 A1 _ A0 A0 +Vcc _ A0 A0 _ A0 A0 _ A0 A0 _ A2 A2 _ A2 A2 _ A2 A2 _ A2 A2 +Vcc _ A3 A3 _ A3 A3 _ A3 A3 _ A3 A3 I4(0100) I3(0011) I2(0010) I1(0001) N Cierre interruptor 1 (A4= 1) Apertura interruptor 1 (A4= 0) A4 ___________________________________________________________________ 29 Apunte de cátedra Autor: Ing. que se utilizo para comandar a distancia a través de cables de comunicación. Guarnaschelli . Domingo C.

Q3= 0. solamente esta realizado para presentar el código BCD para las entradas 1. Se dice entonces que es un codificador “sin prioridad”. Si pulsamos dos teclas a la vez dará un error. tiene varias señales de entrada y cuando solamente se activa una de ellas. ___________________________________________________________________ 30 Apunte de cátedra Autor: Ing.UTN REG. un código de “N” señales binarias aparece en los terminales de salida. ELECTRICA 5-3. El valor de la salida. apareciendo un voltaje en las salidas Q0 Q1 y Q2. 3 . Domingo C. Guarnaschelli . 7 y 9. A0 A1 A2 Codificador M entradas Solo se activa una a la vez Q0 Q1 Q2 Código de N salidas simultaneas AM-1 QN-1 Codificador decimal a BCD con matriz de diodos Este codificador es el mas sencillo y uno de los primeros en su implementación. dependerá de cual de la señales de entrada se activo y del código que se diseño el circuito. en un conjunto de señales de salida (binarias) que responde a un código determinado. Un codificador. SANTA FE – ELECTRONICA – ING. En el dibujo.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------CIRCUITOS CODIFICADORES Los codificadores son subsistemas combinacionales (se disponen en MSI) encargados de codificar una serie de señales lógicas binarias de entrada (sin codificar). Por ejemplo si cerramos el contacto nº 7 se cierran los circuitos eléctricos a través de los diodos.

UTN REG. La tabla de la verdad de este codificador. También es sin prioridad y la activación es con niveles bajos y se debe activar solo una de las entradas a la vez. Domingo C. SANTA FE – ELECTRONICA – ING. Guarnaschelli . ELECTRICA 5-3.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Codificador de octal a decimal Este codificador es de ocho entradas y tres salidas. es la siguiente │ A’0 X X X X X X X X │ A’6 1 1 1 1 1 1 0 1 A’7 1 1 1 1 1 1 1 0 Salidas │ Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A’1 1 0 1 1 1 1 1 1 A’2 1 1 0 1 1 1 1 1 Entradas A’3 A’4 A’5 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 Por ejemplo si A’4 = 0 entonces Q0=0 Q1=0 Q2=1 si A’2 = 0 entonces Q0=0 Q1=1 Q2=0 Si pulsamos ambas teclas tendremos: entonces Q0=0 Q1=1 Q2=1 A’4 = 0 A’2= 0 ___________________________________________________________________ 31 Apunte de cátedra Autor: Ing.

solamente se presentara o tendrá prioridad la que presente el código más alto. ELECTRICA 5-3. Codificador de prioridad de decimal a BCD MSB A’1 A’2 Nueve entradas A’8 A’9 74147 Codificador de prioridad de decimal A binario Q’3 Q’2 Q’1 Q’0 BCD invertido A’1 1 X X X X X X X X 0 A’2 1 X X X X X X X 0 1 A’3 1 X X X X X X 0 1 1 A’4 1 X X X X X 0 1 1 1 A’5 1 X X X X 0 1 1 1 1 A’6 1 X X X 0 1 1 1 1 1 A’7 1 X X 0 1 1 1 1 1 1 A’8 1 X 0 1 1 1 1 1 1 1 A’9 1 0 1 1 1 1 1 1 1 1 Q’3 1 0 0 1 1 1 1 1 1 1 Q’2 1 1 1 0 0 0 0 1 1 1 Q’1 1 1 1 0 0 1 1 0 0 1 Q’0 1 0 1 0 1 0 1 0 1 0 X= significa que puede ser 1 o 0 74147: codificador de prioridad decimal a BCD TTL Standard 74LS147: TTL alta velocidad y bajo consumo 74HC147: codificador decimal a BCD en tecnología CMOS El circuito tiene nueve líneas activas en nivel bajo que representan los dígitos 1 al 9 y produce como salida el código BCD negado correspondiente a la entrada activa que tiene el mayor numero.UTN REG. Ejemplo: si A’3 = 0 y A’4 =0 resulta Q’0 = 1 Q’1 =1 Q’2 =0 Q’3=1 ___________________________________________________________________ 32 Apunte de cátedra Autor: Ing. SANTA FE – ELECTRONICA – ING. Esto quiere decir que si se activan a nivel bajo dos entradas simultáneas.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Vemos que no corresponde el código de ninguna de las dos entradas. Domingo C. Guarnaschelli .

UTN REG. Todas las entradas tienen esta resistencia Salida normal Q’3 Q3 Q2 Q1 Q0 A’9 A’8 A’7 Codificador A’6 de prioridad Q’2 A’5 decimal a BCD Q’1 A’4 74147 A’3 A’2 A’1 Q’0 El circuito muestra como se utiliza el 74147 cuando se lo activa por medio de interruptores (teclado). todas las entradas están en nivel alto a través de +Vcc y las resistencias de 1 KΩ. Domingo C. Guarnaschelli . SANTA FE – ELECTRONICA – ING.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Aplicación del codificador de prioridad decimal/BCD +5 V 1KΩ Resistencia activa en nivel alto. Si pulsamos un interruptor. por ejemplo al correspondiente a la entrada A’5. ELECTRICA 5-3. esta pasa a nivel bajo y por lo tanto las salidas pasan a Q’0 = 0 Q’1 =1 Q’2 =0 Q’3=1 Símbolo IEE/ANSI 74147/LS147/HC147 A’1 A’2 A’3 A’4 A’5 A’6 A’7 A’8 A‘9 1 HPRI/BCD 1 2 3 2 4 5 6 7 8 9 2 8 Q’0 Q’1 Q’2 Q’3 ___________________________________________________________________ 33 Apunte de cátedra Autor: Ing. Si no se cierra ningún interruptor.

Guarnaschelli . es un circuito lógico que presenta varias entradas de datos digitales y solo permite alcanzar la salida a uno solo de ellos. La dirección deseada de los datos hacia la salida. Este proceso se llama multiplexaje. S I0 S 0 1 salida Z= I0 Z= I1 S Entrada de selección ___________________________________________________________________ 34 Apunte de cátedra Autor: Ing.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------MULTIPLEXORES DIGITALES (selector de datos) Un multiplexor o selector de datos. SANTA FE – ELECTRONICA – ING. Multiplexor de dos entradas I1 Entrada de datos Z= I0. S’ + I1.UTN REG. Domingo C. que resulta un código binario. I0 I1 Entrada de datos Salida Z MUX IN-1 Código de entrada de selección que determina que entrada se transmite a la salida Z El multiplexor actúa como un interruptor de posiciones múltiples controlado digitalmente a través de las entradas de selección (dirección. es controlada por las entradas de selección (llamadas también entradas de dirección). ELECTRICA 5-3. Un multiplexor selecciona “una” entre “N” fuentes de datos de entrada y transmite los datos seleccionados a un solo canal de salida.

ELECTRICA 5-3. si por I0 ingresa una frecuencia digital f0 y por I1 una frecuencia digital f1.74HC151) I0 S2 S1 S0 E’ I1 I2 I3 I4 I5 I6 I7 Z’ Z ___________________________________________________________________ 35 Apunte de cátedra Autor: Ing. Multiplexor de cuatro entradas I0 I1 I2 I3 Z S1 0 0 1 1 S0 0 1 0 1 salida Z= I0 Z= I1 Z= I2 Z= I3 Problema: Determinar la función lógica combinacional del multiplexor de cuatro entradas Multiplexor de ocho entradas (74151. S’ + I1.UTN REG. vemos que desarrollando su función lógica resulta: Z= I0. Guarnaschelli .Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------En este circuito. podemos seleccionar a f0 o a f1. Domingo C.74LS151. por medio de la entrada de selección. SANTA FE – ELECTRONICA – ING. S Si S= 0 entonces Z= I0 Si S= 1 “ Z= I1 Por ejemplo.

S2 y S3 Cuando S3=L(0) se selecciona el MUX nº1 y para S3=H(1) se selecciona el MUX nº2 (a través de un inversor).UTN REG. ___________________________________________________________________ 36 Apunte de cátedra Autor: Ing. . I7). . las entradas son S0. . las salidas Z’=H y Z=L(0) permanecen inalterables para cualquier valor de los datos de entrada (I0……. 1 74151 MUX Z I0 E’ S2 S1 S0 I7 Datos de entrada . 2 74151 MUX Z I0 E’ S2 S1 S0 En la tabla de la verdad de este multiplexor vemos que E’ es la selección del chips dado que para E’= H(1). SANTA FE – ELECTRONICA – ING. Domingo C. Guarnaschelli . S1. ELECTRICA 5-3. En este caso.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Entradas E’ H L L L L L L L L S2 X L L L L H H H H S1 X L L H H L L H H S0 X L H L H L H L H Salidas Z’ H I’0 I’1 I’2 I’3 I’4 I’5 I’6 I’7 Z L I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 S2 S1 S0 E’ MUX de 8 entradas 74151 L≡0 H≡1 Ampliación del multiplexor de 8 a 16 entradas I7 Datos de entrada S3 S2 S1 S0 .. .

de acuerdo con la tabla de la verdad Símbolo IEE/ANSI ___________________________________________________________________ 37 Apunte de cátedra Autor: Ing.UTN REG. Guarnaschelli . SANTA FE – ELECTRONICA – ING. ELECTRICA 5-3. Domingo C.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Multiplexor cuádruple de dos entradas (74157-74LS157-74HC157) 74157 S I1a I0a I1b I0b I1c I0c I1d I0d E’ Za Zb Zc Zd E’ H L L S X L H Za L I0a I1a Zb L I0b I1b Zc L I0c I1c Zd L I0d I1d E’ I1a I1b I1c I1d I0a I0b I0c I0d 74157 E’ S I1a I0a I1b I0b I1c I0c I1d I0d EN G1 1’ 1 MUX 74157 MUX S Za Za Zb Zc Zd Zb Zc Zd Este multiplexor selecciona un grupo de cuatro entradas a la vez para presentarlas en la salida.

B. conectándolo a +Vcc.B’. Vemos que para la combinación de valores binarios de A.C’+A.C. como con esta combinación.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Aplicaciones de los multiplexores a) Generación de funciones lógicas +Vcc 1KΩ C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 Z 0 1 1 0 0 0 0 1 E’ A B C I0 I1 S0 S1 S2 I2 I3 I4 I5 I6 74HC151 MUX I7 Variables logicas de entrada Z=A. Así se resuelve para los otros términos de la función lógica. SANTA FE – ELECTRONICA – ING. por lo tanto si a estas entradas le damos el correspondiente valor de Z de la tabla.I7 .B.B.C estamos seleccionando a las entradas I0 ……. estamos seleccionando a I7 entonces lo hacemos igual a uno. El presente circuito es un ejemplo que permite generar la función lógica de tres variables (a través de las entradas de selección).C’+A’. Por ejemplo para A=1. C=1 deberá ser Z=1. b) Conversión paralelo a a serie X0 X1 X2 X3 X4 X5 X6 X7 I0 I1 I2 I3 I4 I5 I6 I7 MUX 8 entradas 74HC151 Z Registro de almacenamiento C J reloj K S2 S1 S0 B J reloj K Entrada de pulsos a contar 1 1 1 1 A J reloj K 1 1 Contador de pulsos en código binario natural ___________________________________________________________________ 38 Apunte de cátedra Autor: Ing. ELECTRICA 5-3. estamos generando la función lógica correspondiente. según la tabla de la verdad. B=1. Domingo C. Guarnaschelli .UTN REG.

este cuenta en forma binaria y va seleccionando las entradas del multiplexor pasando su valor secuencialmente a su salida “Z" C). están conectadas a las salidas de un contador binario (formado por tres Flip Flop). ELECTRICA 5-3.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Reloj 1 0 1 Z 0 1 X0 0 X01 1 X2 0 X3 1 X4 1 X5 0 X6 1 X07 La información a convertir de paralelo a serie (8 bits) esta contenida en el registro de almacenamiento (memoria de 8 bits).UTN REG. Las salidas de este registro se conectan con las entradas de información del multiplexor. SANTA FE – ELECTRONICA – ING. A medida que ingresan los pulsos reloj al contador. Domingo C. Las entradas de selección de este último.Secuenciador de operaciones Pulso de inicio 1 1 1 Q2 J Q1 J Q0 J Puesta reloj reloj Reloj 1 1 1 RES K RES K RES K a cero +5v A2 A1 A0 S0 S1 S2 I0 I1 I2 I3 I4 I5 multiplexor de 8 entradas 74HC151 I6 I7 Decodificador de 3 a 8 lineas 74HC138 E Z’ sensores 1 2 3 4 5 6 7 6 7 Q’7 Activadores Q’0 1 2 3 4 5 Proceso fisico ___________________________________________________________________ 39 Apunte de cátedra Autor: Ing. Guarnaschelli .

por medio de los amplificadores (buffer) actúan sobre los activadores para iniciar el primer proceso físico de la secuencia nº1. provoca el cambio en la salida del contador. Domingo C.UTN REG. Por otro lado. pasa al estado “alto (1). se selecciona la entrada I1 del multiplexor que es la salida del sensor nº1 del proceso físico. el contador se pone a cero con un pulso negativo en los terminales RESET de los Flip Flop. esta salida. Este cambio. D)-Selección de datos con multiplexadores cuádruples Decenas Contador BCD Contador 1 unidades Contador BCD Reloj 1 decenas Contador BCD contador 2 unidades Contador BCD Reloj 2 S E Za I1 74157 MUX (decenas) Zb Zac Zad I0 74157 MUX (unidades) Zb Zac Zad Contador seleccion Decodificador/manejador de BCD a 7 segmentos (7447) S E Za I1 I0 Decodificador/manejador de BCD a 7 segmentos (7447) DECENAS UNIDADES Dispositivo exhibidor LED Dispositivo exhibidor LED ___________________________________________________________________ 40 Apunte de cátedra Autor: Ing. SANTA FE – ELECTRONICA – ING. Cuando finaliza el primer proceso físico. pasándose a la secuencia nº2 y así sucesivamente hasta finalizar con la secuencia nº7. En este estado. durante el desarrollo del proceso físico. Guarnaschelli . selecciona la salida Q1 que. esta en un valor bajo. Cuando finaliza.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------En este sistema. Se reinicia colocando un uno (1) en el contador. el sensor nº1 pasa a “alto” (1) que hace que pase a bajo la salida Z’ del multiplexor. la salida del contador es entrada del decodificador de 3 a 8 líneas. ELECTRICA 5-3. donde nuevamente se reinicia el proceso.

Un demultiplexor es similar a un circuito decodificador con la diferencia que tiene la entrada de datos.Q1 Q2 . ELECTRICA 5-3. Cuando ingresen los datos por “I”.Q6 y Q7 seleccionadas mediante 3 entradas de selección S0 .Q3 . DEMUX Q0 Q1 Entrada de datos “I” Salidas de datos QN-1 Código binario que selecciona la salida de datos Demultiplexor de 1 a 8 líneas Este circuito distribuye selectivamente la entrada de datos “I” hacia las 8 salidas. los valores de las unidades y decenas “contados” por los contadores nº 1 y nº 2.Q4 . Presenta una sola entrada de datos y la distribuye a solo una de entre “N” salidas. para permitir que se presente.S’0 ). ( S’2 .Q5 .S1 =1y S2 =0 .S1 y S2 . Domingo C. SANTA FE – ELECTRONICA – ING. Guarnaschelli . Por ejemplo seleccionamos el código S0 =0. DEMULTIPLEXORES (distribuidores de datos) El demultiplexor realiza la operación inversa al multiplexor. tiene la finalidad de compartir los exhibidores de 7 segmentos LED. solamente por la salida Q2 se canalizaran estos datos.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------La aplicación de los multiplexores cuádruples del circuito anterior. El canal de salida de la información. se selecciona mediante “entradas binarias de selección”. Q0 .UTN REG. en forma selectiva. es la siguiente: S2 0 0 0 0 1 1 1 1 S1 0 0 1 1 0 0 1 1 S0 0 1 0 1 0 1 0 1 Q7 0 0 0 0 0 0 0 I Q6 0 0 0 0 0 0 I 0 Q5 0 0 0 0 0 I 0 0 Q4 0 0 0 0 I 0 0 0 Q3 0 0 0 I 0 0 0 0 Q2 0 0 I 0 0 0 0 0 Q1 0 I 0 0 0 0 0 0 Q0 I 0 0 0 0 0 0 0 ___________________________________________________________________ 41 Apunte de cátedra Autor: Ing.S1 . solamente la compuerta AND nº2 será la única habilitada y la salida valdrá: Q2 =I. La tabla de la verdad.

Q’1 Q’0 ) Q0 =I.(Q2 .A1 .Q1 Q’0 ) Entrada de datos I Decodificador / Demultiplex Los decodificadores que hemos analizado como el CI 74LS138.Q’1 Q0 ) S2 S1 Q0 =I.Q1 Q0 ) S0 Códigos de selección A2 Decodificador de 3 a 8 líneas 74HC138 A1 A0 E’1 Q’0 Q’7 Q’6 Q’5 Q’4 Q’3 Q’2 Q’1 Q’0 Q’1 __ Q’7 (uno lógico) Formas de onda para A0 . se lo puede utilizar también como demultiplexor. Domingo C.(Q2 .Q1 Q’0 ) Q0 =I.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------El circuito que cumple con la tabla de la verdad del decodificador.Q’1 Q’0 ) Q0 =I. ELECTRICA 5-3.(Q’2 .(Q2 .(Q’2 . Guarnaschelli . los fabricantes lo llaman decodificador/demultiplex).A2=0 ___________________________________________________________________ 42 Apunte de cátedra Autor: Ing.(Q2 .(Q’2 . Entrada de datos I E’1 E’2 +5 v E3 Entradas de habilitación del CI Q0 =I. SANTA FE – ELECTRONICA – ING.UTN REG.(a este circuito integrado.Q’1 Q0 ) Q0 =I. es el siguiente: Q0 =I.Q1 Q0 ) Q0 =I.(Q’2 .

etc. Para este caso. De esta manera. Guarnaschelli . por ejemplo se puede utilizar como seleccionador de una entrada “reloj” hacia un destino deseado Entrada reloj E’1 E’2 +5 v E3 Códigos de selección A2 Decodificador de 3 a 8 lineas 74HC138 A1 A0 Hacia otros registros. SANTA FE – ELECTRONICA – ING. solamente se repiten por Q’0.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------La entrada de habilitación E’1. Por ejemplo si A2=0. mientras que el resto de las salidas permanece en estado alto.UTN REG. con estos valores seleccionamos la salida Q’0 . en tanto que las otras dos entradas de habilitación. A1 =0 y A0 =0. a medida que ingresan los datos por “I”. Aplicación: Este multiplexor. se utilizan como código de selección. Las entradas de código. Domingo C. se mantienen en estado activo o sea E’2=0 y E3 =+5 volt. contadores. Registro de desplazamiento Contador 74LS138/HC138 A0 A1 A2 Símbolo IEE/ANSI 0 G0/7 2 0 1 2 3 Q’0 Q’1 Q’2 Q’3 Q’4 Q’5 Q’6 Q’7 E’1 E’2 E3 4 5 6 EN 7 ___________________________________________________________________ 43 Apunte de cátedra Autor: Ing. se usa como entrada de datos “I” . cuando I=0 sera Q’0=0 (Q’0 queda seleccionado con valor cero) y si I = 1. ELECTRICA 5-3. será Q’0=1(Q’0 queda inhabilitado con valor uno).

ELECTRICA 5-3. Domingo C. SANTA FE – ELECTRONICA – ING. Guarnaschelli .UTN REG.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Aplicación de un multiplexor y demultiplexor para un sistema de seguridad y vigilancia I0 74HC151 I1 I2 I3 MUX Z’ Puerta 0 De las puertas 2-6 I7 E S2 S1 S0 Puerta 1 Puerta 7 Q2 MOD-8 Q1 RES Q0 Pulsos reloj E’1 E’2 +5 v E3 A2 Decodificador de 3 a 8 lineas 74HC138 A1 A0 Panel de vigilancia ___________________________________________________________________ 44 Apunte de cátedra Autor: Ing.

Domingo C. Guarnaschelli . los interruptores de las ocho puertas son las entradas del multiplexor. producen un estado “alto”(1) cundo las puertas están abiertas (interruptores abiertos) y pasan al estado “bajo” (0) cuando las puertas están cerradas. ELECTRICA 5-3. cundo para una determinada selección del MUX y del DEMUX el contacto correspondiente de la selección este en posición abierta. selecciona la entrada del multiplexor y también del multiplexor. Los datos o palabras no tienen signo. SANTA FE – ELECTRONICA – ING. Veamos un comparador para palabras de cuatro bit: Entradas de datos Símbolo IEE/ANSI A3 A2 A1 A0 IA>B IA<B IA=B B3 B2 B1 B0 P0 P1 P2 P3 P<Q P=Q P>Q Q0 Q1 Q2 Q3 0 COMP P 3 < = > 0 Q 3 74HC85 P<Q P=Q P>Q Comparador de magnitud de cuatro bits 74HCC85 Entradas en cascada QA>B QA<B QA=B Salidas Tabla de la verdad Comparación de entradas A3. estas. CIRCUITOS COMPARADORES DE MAGNITUD Son circuitos lógicos combinacionales que comparan dos cantidades binarias de entrada y genera salidas que indican que palabra tiene la mayor magnitud. B0 X X X X X X A0> B0 A0< B0 A0= B0 A0= B0 A0= B0 A0= B0 A0= B0 entradas en cascada IA> B IA< B IA= B X X X X X X X X X X X X X X X X X X X X X X X X H L L L H L X X H L L L H H L salidas QA> B QA< B QA= B H L L L H L H L L L H L H L L L H L H L L L H L H L L L H L L L H H H L L L L ___________________________________________________________________ 45 Apunte de cátedra Autor: Ing. B1 X X X X A1> B1 A1< B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A0.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------En este sistema. B2 X X A2> B2 A2< B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A1. B3 A3> B3 A3< B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A2. El contador en modo 8 (cuenta hasta ocho en modo binario y luego repite la cuenta). de manera tal que cada salida del demultiplexor conecta a los diodos LED de vigilancia de cada puerta Cuando el demultiplex selecciona una salida (en nivel bajo) el diodo LED correspondiente es iluminado y esta situación se produce.UTN REG.

E = 0 para A ≠ B C = A3 B’3 +E3 A2 B’2 +E3 E2 A1 B’1 +E3 E2 E1 A0 B’0 C = 1 si A > B.UTN REG.B)’ C = A. Guarnaschelli . Domingo C. Estos dispositivos comparan la dirección generada por la CPU con la que esta conectado.E1 . SANTA FE – ELECTRONICA – ING. si A< B o A = B → C = 0 D = A’3 B3 +E3 A’2 B2 +E3 E2 A’1 B1 +E3 E2 E1 A’0 B0 D = 1 si A< B. si ___________________________________________________________________ 46 Apunte de cátedra Autor: Ing.B Circuito para comparación del bit “n” Dn =An’.E2 . si A> B o A = B → D = 0 A> B A< B Los comparadores se utilizan como parte de la circuiteria para la decodificación de direcciones.Bn An Bn En = (An B’n + A’n Bn) Cn =An A’n Para comparar números binarios de mas de un bit debe cumplirse: A=B E = E3 . Comparación digital de 1 bit A= B → E = 1 A≠ B → E= 0 A> B → C = 1 A= B → C= 0 A<B → D = 1 A= B → D= 0 E = (A. veremos las funciones logicas de comparación de un bit y el circuito digital que lo resuelve.B’+A’.E0 (producto logico de la comparación de los bits) E = 1 para A = B .B’ D = A’.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Para comprender el funcionamiento del circuito. empleada en las computadoras para seleccionar un dispositivo especifico de entrada/ salida o un area de memoria para guardar o recuperar un dato. ELECTRICA 5-3.

El sistema consiste en detectar la paridad (par o impar) de los bits de datos y agregar o no un bit en el canal de comunicaciones. hacemos P’ = 0 resultando P1 = 1 En este caso con cada palabra de cuatro bits. tendríamos que haber agregado al dato. Las salidas del comparador se emplean para accionar la circuiteria que maneja la variable física con la finalidad de llevarla hacia el valor de referencia. También se aplican en sistemas de control. donde el numero binario que representa una variable física sobre la que se ejerce el control (posición. un bit con valor “1”. ) se compara con un valor de referencia. entonces hacemos P’ = 1 resulta P1 = 0 Si transmitimos con paridad impar. la transmisión correcta se detecta con P2= 0 y si P2= 1. GENERADOR DE PARIDAD / COMPROBADOR DE PARIDAD Este sistema se utiliza en la transmisión de datos binarios para detectar si hubo errores (ruido) durante la transmisión por el canal de comunicaciones. Por ejemplo si tenemos el dato “1010” y si el sistema adoptado es de paridad par.Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------son iguales. Si hubiéramos transmitido con paridad impar. dato Bit de paridad Tipo de paridad 1010 0 Paridad par 1010 1 Paridad impar Vamos a desarrollar un circuito que genera el bit de paridad (quinto bit) para una información de palabras de cuatro bits. velocidad etc. SANTA FE – ELECTRONICA – ING. entonces P2= 0 y detecta un error de transmisión. Guarnaschelli . solo se agrega un bit con valor “0”. ___________________________________________________________________ 47 Apunte de cátedra Autor: Ing. agregamos un bit mas que resulta el bit de paridad. detecta un error de transmisión. ELECTRICA 5-3. Si hubiéramos adoptado el sistema con paridad impar .UTN REG. entonces en la salida P2= 1. Si durante la transmisión la paridad par de los cinco bit cambio en uno de ellos. entonces como el dato tiene paridad par. A0 A1 A2 A3 P' Quinto bit P1 Si transmitimos con paridad par. la salida A = B del comparador activa el dispositivo correspondiente a esa dirección. Del lado del receptor tenemos como comprobador de paridad un circuito similar con cinco entradas A0 A1 A2 A3 P1. Domingo C. Si no hay errores.

Domingo C. SANTA FE – ELECTRONICA – ING. Guarnaschelli .Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------- En la próxima figura.UTN REG. ELECTRICA 5-3. se representa básicamente el sistema de transmisión con el agregado del quinto bit de paridad Generador de información Receptor de información P’=0 (impar) P’ =1 (par) P’ A0 A0 A0 A0 P’ P1 A0 A0 A0 A0 P’ P2 Generador de bit de paridad Comprobador de bit de paridad ___________________________________________________________________ 48 Apunte de cátedra Autor: Ing.