You are on page 1of 52

_________________________________________________________________________

“Diseños NEFEPEQUIN” 01/04/2013




1 COMPUERTAS LÓGICAS

Para el estudio de los Flip-Flop (F-F), es necesario recodar la tabla característica de las
compuertas lógicas, las cuales son NOT, AND y OR, figura 1.

Compuerta Tabla


NOT

A
A

0 1
1 0



OR

A B A+B
0 0 0
0 1 1
1 0 1
1 1 1



AND

A B B A·
0 0 0
0 1 0
1 0 0
1 1 1


Figura 1. Compuertas NOT, OR y AND, y sus tablas características.


_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Combinando las compuertas NOT, OR, AND se puede construir otras compuertas, en la
Figura 2 se ve la compuerta NOR la cual sale de negar la salida de una OR a través de una
NOT.

Figura 2. Compuerta NOR

La tabla característica de la compuerta NOR es la que se observa en la Tabla 1.
A B
B A +

0 0 1
0 1 0
1 0 0
1 1 0

Tabla 1. Tabla característica de la compuerta NOR

Otra compuerta es la NAND que sale al negar la salida de una AND con una NOT, Figura 3.

Figura 3. Compuerta NAND

La tabla característica de la compuerta NAND es la que se observa en la Tabla 2.

A B
B A ·

0 0 1
0 1 1
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


1 0 1
1 1 0

Tabla 2. Tabla característica de la compuerta NAND




2 FLIP-FLOP

Un F-F es un dispositivo que me permite almacenar una bit (0 ó 1) hasta que se le diga lo
contrario, es decir que cambie el dato, por un 0 ó 1.
Los F-F están construidos a base de combinaciones de compuertas lógicas.

2.1 FLIP-FLOP R-S. La retroalimentación (conectar la salida con la entrada), hace que
las compuertas almacenen datos. Una ejemplo de un F-F RS (Set-Reset) formado por
compuertas NOR, es el que se muestra en el figura 4a, el símbolo se muestra en la figura
4b.







A B
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



Figura 4. Flip-Flop R-S y su símbolo.

Observe que la salida de cada compuerta se conecta a la entrada de la compuerta opuesta,
esto origina la retroalimentación (feedback) regeneración característica de todos los F-F.
Las entradas al F-F R-S son precisamente las marcadas con la letra R (Reset) y la letra S
(Set). Las salidas son las marcadas con las letras Q y Q , que se les denomina salidas
complementarias, es decir que si una esta en CERO la otra esta en UNO y viceversa.
Para explicar el funcionamiento, vamos a poner que las dos entradas tanto R como S están
en cero lo mismo que la salida Q, por tanto Q esta en uno. Como la salida Q esta en cero,
por ende la primer entrada de la compuerta G2 también lo esta, y como S esta en cero por
tanto hay un uno en la salida Q , esta a su ves se retroalimenta a la segunda entrada de G1 y
como R esta en cero la salida Q sigue en cero, es el estado siguiente que se representa como
Q+1. Si seguimos su poniendo todos los valores posibles de las tres entras (R, S y Q), como
se muestra en la tabla 4, hallaremos Q+1.

Entradas Salida
R S Q Q+1 Estado siguiente
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 Indeterminado
1 1 1 Indeterminado

Tabla 3. Tabla característica del F-F R-S.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Si se reduce la anterior tabla en función de la las entradas queda como se muestra en la
tabla 4.

Entradas Estado Siguiente
R S Q+1
0 0 Q
0 1 1
1 0 0
1 1 Indeterminado

Tabla 4. Tabla característica reducida del F-F R-S.
El F-F R-S es utilizado como circuito eliminado de rebotes. Si se analiza el circuito
formado por la resistencia y el interruptor, figura 5a, al cerrar el interruptor en la salida se
obtiene una señal con bastantes rebotes, claro estos rebotes no duran mas que unos pocos
milisegundos, para el ojo humano es impersivible, pero para circuitos digitales no. Al
utilizar el F-F R-S, se tendría lo que se ve en la figura 5b.














A B

Figura 5a, Rebote del contacto de un interruptor, 5b circuito eliminador del rebote de los contactos.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Al circuito del F-F R-S le agregaron una entrada que la utilizan para habilitar el dispositivo.
Dicha entrada debe estar en 1 para poder que las otras entradas R y S funcionen. Esto lo
logran agregando dos compuertas AND, como se muestra en la figura 6. El objetivo de esta
entrada de habilitación (EN) es para sincronizar las entradas R y S.

Figura 6. F-F R-S con entrada de habilitación.
2.2 FLIP-FLOP JK. Para quitar la indeterminación que hay en el F-F R-S diseñaron el F-
F J-K. Esto lo lograron retroalimentando la salida con la entrada de las compuertas AND,
como se ve en la figura 7.

Figura 7. F-F J-K.

Adicionalmente al F-F J-K le cambiaron la entrada de habilitación (EN) por una entrada
que detecta el cambio de de 0 a 1 (Flaco positivo) ó de 1 a 0 (Flanco negativo). En la figura
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


8a se observa un F-F J-K disparado con flanco negativo. En la parte b esta la tabla
característica reducida.

F-F J-K Tabla característica reducida

Símbolo

J K Q+1
0 0 Q
0 1 0
1 0 1
1 1
Q


a b

Figura 8. F-F J-K y su tabla característica.

Hay otros dos tipos de Flip-Flop los cuales salen del F-F J-K.

2.3 FLIP-FLOP T. Sale de unir las entradas del F-F J-K. como es muestra en la figura 9a,
en la parte b se observa la tabla característica reducida. Este F-F no existe comercialmente
por tanto hay que implementarlo uniendo las entradas de un F-F J-K.

F-F T Tabla característica reducida

Simbolo

T
Q+1

0 Q
1
Q


A b

Figura 9. F-F T y su tabla característica.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



2.4 FLIP-FLOP D. Sale de unir las entradas del F-F J-K. con una compuerta NOT, como
es muestra en la figura 10a, en la parte b se muestra el símbolo, en la parte c se observa la
tabla característica reducida. Este F-F si existe comercialmente.






Tabla característica reducida


D Q+1
0 0
1 1

A B C

Figura 10. F-F D y su tabla característica.

Solo queda por ver las tablas de excitación de los tres F-F J-K, T y D. en la Tabla 5 se
muestran.
F-F J-K F-F T F-F D

Q Q+1 J K Q Q+1 T Q Q+1 D
0 0 0 X 0 0 0 0 0 0
0 1 1 X 0 1 1 0 1 1
1 0 X 1 1 0 1 1 0 0
1 1 X 0 1 1 0 1 1 1


Tabla 5. Tablas de excitación de los F-F J-K, T y D.

El 74LS73 es un circuito integrado que contiene 2 F-F J-K con reset.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


El 74LS76 es un circuito integrado que contiene 2 F-F J-K con reset y preset.
















3 TEMPORIZADOR 555

Hay dos formas de implementar el temporizador 555, la primera es como mono estable y la
segunda es como aestable. A continuación se explicara cada una.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


3.1. MONOESTABLE. Como su nombre lo indica, esta en un estado un tiempo
determinado por la siguiente formula:
t
H
= 1.1 R
1
C
1
(1)

Esta formula dice que esta en 1 dado por una constante multiplicada por R
1
y por C
1
. La
temporización la inicia como se muestra en la figura 11.

Señal de inicio
÷


(Pin 2)

÷ t
H
=1.1 R
1
C
1
÷

Figura 11. Forma de temporización monoestable.

En la figura 11, se ve claramente que la temporización inicia cuando la señal de disparo
pasa de 1 a 0, y el tiempo que dura en 1 (5 V) es dado por la formula (1)

En la figura 12 se muestra el circuito del temporizador monoestable.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



Figura 12. Temporizador monoestable.

Los pines están en orden, es decir, el pin uno es el que tiene GND, el pin cuantro es RES, el
pin cinco es CON, y el pin ocho es Vcc. El valor C
2
es de uno 15 pF a 50 pF.


3.2 AESTABLE. Es un temporizador que tiene dos estados (1 y 0) determinados por las
siguientes formulas:
t
H
= 0.7 (R
1
+ R
2
) C
1
(2)
t
L
= 0.7 R
2
C
1
(3)

La forma de temporización es como se ve en la figura 13.


t
H
= 0.7 (R
1
+ R
2
) C
1
t
L
= 0.7 R
2
C
1



Figura 13. Forma de temporización aestable.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



En la figura 14 se muestra el circuito del temporizador aestable.

Figura 14. Temporizador aestable.

Los pines están en orden, es decir, el pin uno es el que tiene GND, el pin cuatro es RES, el
pin cinco es CON, y el pin ocho es Vcc. El valor C
2
es de uno 15 pF a 50 pF.


3.3 EJEMPLOS.

3.3.1 Ejemplo 1. En un temporizador monoestable, suponer que el condensador C
1
= 10
µF y R
1
= 200 KO. Hallar el tiempo de la temporización.
Solución:
Tomamos la formula (1) y reemplazamos los valores del condensador y de la resistencia:
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


t = 1.1 * 200 KO * 10 µF
t = 2.2 Segundos.
3.3.2 Ejemplo 1. Se quiere que el tiempo de temporizacion sea de 15 Segusndos. Hallar
R
1
y C
1
.
Solución:
La formula es: t = 1.1 R
1
C
1

Si se despeja R
1
y su poner el valor de C
1
, se tiene:
C
1
= 100 µF (Suponer valores comerciales)
Despejando R
1
:
1
* 1 . 1 C
t

Reemplazando C
1
= 100 µF y t = 15 Segundos:
R
1
=
F µ 100 * 1 . 1
15
= 136363 O ~ 136 KO

Los ejemplos para el temporizador aestable es lo mismo pero con dos formulas. El lector
podrá suponer las resistencias (R
1
, R
2
) y el condensador (C
1
) y hallar t
H
y t
L
.

También podrá suponer los tiempos y hallar las resistencias (R
1
, R
2
) y el condensador (C
1
).

El temporizador monoestable también es usado como circuito que elimina rebotes. El lector
podrá probar este circuito.


_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013







4 CONTADORES

Ya se han visto los F-F, combinando estos se pueden construir contadores. El número de F-
F que se utilizan y la forma que se conectan determina el número de estados que tiene el
contador durante un ciclo completo. Los contadores se clasifican en dos amplias categorías:
asíncronos y síncronos. En los contadores asíncronos la señal de reloj se aplica al primer F-
F, el segundo F-F depende del primero, el tercero F-F depende del segundo, y así
sucesivamente, ver la figura 15. En los contadores síncronos la señal de reloj se aplica a
todos los F-F, de tal forma que se les aplica la señal de reloj simultaneamente, ver la figura
16.

Figura 15. Esquema de contador asíncrono.


F-F 0
Señal de reloj
F-F 1 F-F 2
F-F 0
Señal de reloj
F-F 1 F-F 2
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Figura 16. Esquema de contador síncrono.


4.1 CONTADOR ASÍNCRONO. El término asíncrono se refiere a los sucesos que no
poseen una relación temporal fija entre ellos y que, generalmente, no ocurren al mismo
tiempo. Un contador asíncrono es aquel en que los F-F del contador no cambian de estado
exactamente al mismo tiempo, dado que no comparten el mismo impulso de reloj.

4.1.1 Contador asíncrono de 2 Bits. Para diseñar e implementar un contador asíncrono
de 2 bits es necesario recordar la tabla característica del F-F J-K, figura 8. Para la primer
combinación que es J = 0 y K = 0, la salida Q+1 es igual a Q, es decir, que si en Q hay un 0
se conserva, de la misma forma si en Q hay un 1 se conserva. Para la siguiente combinación
que es J = 0 y K = 1 la salida Q+1 se pone en 0 (Reset) sin importar el estado en que estaba.
En al siguiente combinación que es J = 1 y K = 0 la salida Q+1 se pone en 1 (Set) sin
importar el estado en que estaba. Para la ultima combinación, que es J = 1 y K = 1 la salida
Q+1 es igual a Q , es decir, si en Q hay un 0 se pone en 1, de la misma forma cuando en Q
hay un 1 se pone en 0.
La combinación que importa para este caso es la última, este estado es llamado basculación.
Para el diseño de contadores asíncronos entonces hay que garantizar que las entradas J y K
este en 1 (+Vcc).
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


El circuito de la figura 17 es un contador asíncrono de 2 bits ascendente. El funcionamiento
es el siguiente: Asumir que las dos salidas Q
0
y Q
1
están en 0. Las entradas de ambos F-F
están en 1 (+Vcc).

Figura 17. Contador asíncrono de 2 bits, ascendente.
Cuando venga el primer pulso de reloj (Temporizador 555 como aestable), el primer F-F0
cambia de estado pasa de 0 a 1, el segundo F-F1 no cambia por que el depende del F-F0.
(Es circuito esta construido con F-F J-K de flanco negativo, cambian de estado cuando el
pulso de reloj pasa de 1 a 0). Cuando venga el segundo pulso de reloj, el primer F-F0
cambia de estado pasa de 1 a 0, el segundo F-F1 cambia de 0 a 1, por que el depende del F-
F0. Cuando venga el tercer pulso de reloj, el primer F-F0 cambia de estado pasa de 0 a 1, el
segundo F-F1 no cambia, por que el depende del F-F0. Cuando venga el cuarto pulso de
reloj, el primer F-F0 cambia de estado pasa de 1 a 0, el segundo F-F1 cambia de 1 a 0, por
que el depende del F-F0. De esa forma se inicia un nuevo ciclo del contador, para más
claridad ve la figura 18.

Pulso de Reloj (aestable)

1 2 3 4 5 6



Salidas
¦
¹
¦
´
¦

Q
0
(LSB)
0 1 0 1 0 1




Q
1
(MSB)
0 0 1 1 0 0
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



Figura 18. Diagrama de tiempos del contador de la figura 17.

En la tabla 6 se muestra la secuencia del contador de la figura 17.

MSB LSB
Pulso de reloj Q
1
Q
0

Inicialmente 0 0
1 0 1
2 1 0
3 1 1
(Nuevo Ciclo) 4 0 0
5 0 1

Tabla 6. Secuencia de estados binarios del contador de la figura 17.
Si se toman las salidas por las Q , queda un circuito descendente como lo muestra la figura
19

Figura 19. Contador asíncrono de 2 bits, descendente.

4.1.2 Contador asíncrono de 3 Bits. El contador asíncrono de tres bits es igual al
contador de dos bits, solo se le tiene que agregar un tercer F-F (F-F2). El funcionamiento
por ende es igual. (El lector podrá hacer el diagrama de tiempos), en la figura 20 se puede
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


observar dicho contador asíncrono de 3 bits ascendente. En la tabla 7 se visualiza los
estados binarios.


Figura 20. Contador asíncrono de 3 bits, ascendente.


El lector podrá diseñar un contador asíncrono de 4 bits ascendente. Y de la misma forma
plantear la tabla de las secuencias binarias.
MSB LSB
Pulso de Reloj Q2 Q1 Q0
Inicialmente 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
(Nuevo Ciclo) 8 0 0 0
9 0 0 1

Tabla 7. Secuencia de estados binarios del contador de la figura 20

Hay otra forma de implementar contadores asíncronos y es que se puede tomar las salidas
Q y conectarla al siguiente F-F y tomar las salidas por Q. (Al lector podrá implementar
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


diseñar e implementar el circuito y probar que secuencia tiene. Después puede tomar las
salidas por las Q y verificar la secuencia.

Contadores de Modo. El módulo de un contador es el número de estados por el que el
contador puede pasar de forma secuencial. El número máximo de posibles estados (módulo
máximo) de un contador esta dado por:
2
n

Donde n representa el número de F-F del contador.
También se puede diseñar contadores que tengan un número de estados en su secuencia que
sea menor que el máximo de 2
n
. La secuencia resultante se denomina secuencia truncada.

Un módulo típico en los contadores de secuencia truncada es diez (denominado MOD 10).
Estos contadores se llaman contadores de décadas.
Para obtener una secuencia truncada, es necesario forzar al contador a que inicie un nuevo
ciclo antes de haber pasado por todos los estados normales. Esto se logra activando las
entradas de CLR que tiene cada F-F (estas entradas son activas en 0 (bajo) o activas en 1
(alto), esto depende de que tipo de F-F se trabaje, hay consultar el TTL).


4.2 EJEMPLO.
4.2.1 Ejemplo 3. Diseñar un contador MOD 12.
Solución:
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Para diseñar el contador hay que tener en cuenta cuantos bits son necesarios para obtener el
número máximo del modo, en este caso hay que contar de 0 hasta 11, en binario de 0000
hasta 1011, es decir se necesitan 4 F-F.

La secuencia que tendrá el contador es la que se muestra en la tabla 8.

MSB LSB
Q3 Q2 Q1 Q0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1 ÷ Inicia Nuevo Ciclo
Siguiente estado normal ÷ 1 1 0 0

Tabla 8. Secuencia para un contador MOD 12.
Para que el circuito solo cuente hasta 11, hay que detectar el siguiente numero que es 12
(1100), es decir cuando Q3 y Q2 estén en 1. Se puede observar que en ninguna
combinación anterior estos dos bits esta en 1, por tanto la compuerta que mantiene 1 en la
salida en todas las combinaciones es la NAND y solo se pone en cero cuando ambas
entradas son 1. La salida de la NAND se conecta o todos los CLR de los 4 F-F. El circuito
que dará como se muestra en el figura 21.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



Figura 21. Contador MOD 12, del ejemplo 3.

Hay integrados que contienen internamente contadores asíncronos de cuatro bits, el
74LS93A es un ejemplo. El lector tendrá que buscar la configuración y saber como se
implementa.

4.3 CONTADOR SÍNCRONO. El término asíncrono se refiere a los eventos que tienen
una relación temporal fija entre sí. Con respecto al funcionamiento del contador, síncrono
significa que todos los F-F del contador reciben en el mismo instante la señal de reloj.

4.3.1 Contador síncrono de 2 Bits. Para diseñar e implementar un contador síncrono de 2
bits es necesario recordar lo dicho en sección 4.1.1, que se habla de la tabla característica
de los F-F J-K. En la figura 22 se muestra un contador síncrono de 2 bits ascendente.
Observe que debe utilizarse una disposición distinta a la del contador asíncrono para las
entradas J y K del F-F1.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


El funcionamiento del contador es el siguiente: su poner que las dos salidas Q en estan en 0
(Reset). Cuando se aplica en primer pulso de reloj (Recuerde temporizador 555 como
aestable), el primer F-F0 cambia de estado pasa de 0 a 1, el segundo F-F1 no cambia por
que sus entradas J
1
y K
1
dependen de Q0. (Hay que saber que hay un retardo de
propagación desde el flanco del pulso de reloj hasta que, realmente, se realiza la transición
en la salida Q0), por tanto J
1
y K
1
están en cero en el instante que hay pulso de reloj.

Figura 22. Contador síncrono de 2 bits, ascendente.

Cuando venga el segundo pulso de reloj, el primer F-F0 cambia de estado pasa de 1 a 0, el
segundo F-F1 cambia de 0 a 1, por sus entradas J
1
y K
1
están conectadas a Q
0
. Cuando
venga el tercer pulso de reloj, el primer F-F0 cambia de estado pasa de 0 a 1, el segundo F-
F1 no cambia, por que el depende del F-F0. Cuando venga el cuarto pulso de reloj, el
primer F-F0 cambia de estado pasa de 1 a 0, el segundo F-F1 cambia de 1 a 0, por que el
depende del F-F0. De esa forma se inicia un nuevo ciclo del contador. La tabla para este
contador es la misma del contador asíncrono de 2 bits, tabla 6.
4.3.2 Contador síncrono de 3 Bits. En la figura 23 se observa un contador síncrono de 3
bits. Observe que F-F0 y F-F1 están conectados como el contador síncrono de dos bits, lo
único que se le agrega es un tercer F-F2, sus entradas J
2
y K
2
dependen de las salidas Q
0
y
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Q
1
por medio de una AND, es decir que F-F2 solo cambia cuando Q
0
y Q
1
están en 1. por
ende el funcionamiento del circuito es similar al contador de dos bits. El lector podrá hacer
el análisis del contador para ejercitar.

Figura 23. Contador síncrono de 3 bits, ascendente.

La tabla para este contador es la misma del contador asíncrono de 3 bits, tabla 7.

Hay integrados que contienen internamente contadores síncronos de cuatro bits, el
74HC163 es un ejemplo. El lector tendrá que buscar la configuración y saber como se
implementa.

4.3.3 Diseño de contadores asíncronos. Podemos diseñar contadores síncronos que
tengan una secuencia aleatoria, es decir, que cuenten en cualquier orden. Para el diseño de
este tipo contadores es necesario reparar los mapas de Karnaugh.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


4.3.3.1 Mapas de Karnaugh. En 1953, Maurice Karnaugh desarrolló un método
esquemático para simplificar ecuaciones booleanas. Este método se llama mapas de
Karnaugh. En la Figura 24 se ve el mapa de Karnaugh para dos variables.

A
B

0

1

0
B A· B A·

1
B A·
B A·


Figura 24. Mapa de Karnaugh de dos variables

El mapa de Karnaugh también se puede aplicar a tres variables, ver Figura 25.

AB
C
00 01 11 10
0
C B A · · C B A · ·

C B A · ·

C B A · ·


1
C B A · ·

C B A · ·

C B A · ·

C B A · ·



Figura 25. Mapa de Karnaugh de tres variables

El mapa de Karnaugh también se puede aplicar a cuatro variables, ver Figura 26.

AB
CD
00 01 11 10
00
D C B A · · · D C B A · · · D C B A · · · D C B A · · ·

01
D C B A · · · D C B A · · · D C B A · · · D C B A · · ·

11
D C B A · · · D C B A · · ·
D C B A · · ·
D C B A · · ·

10
D C B A · · · D C B A · · · D C B A · · · D C B A · · ·


Figura 26. Mapa de Karnaugh de cuatro variables

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


El lector podrá implementar un mapa de Karnaugh para cinco variables, seis, etc. Solo es
ver como se arman para seguir el orden.

Para simplificar utilizando los mapas de Karnaugh resulta muy fácil, se escogen grupos de
uno, dos, cuatro, ocho, etc, es decir grupos que cumplan la formula 2
n
, siendo n = 1,2,3,4,...
Para entender esto es necesario hacer varios ejemplos.

4.3.3.1.1 Ejemplos
4.3.3.1.1.1 Ejemplo 4:
Simplificar el mapa de Karnaugh de la Figura 27.
AB
C
00 01 11 10
0 1 1 0 0
1 0 0 1 1

Figura 27. Mapa de Karnaugh del Ejemplo 4

Solución:
AB
C
00 01 11 10
0 1 1 0 0
1 0 0 1 1

Figura 27. Solución al Ejemplo 4

Al tomar lo del círculo rojo y después lo del círculo azul de la Figura 27 se tiene:
F = C A C A · + ·
Si se simplifica aun más quedara:
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


F = C A ©
4.3.3.1.1.2 Ejemplo 5:
Simplificar el mapa de Karnaugh de la Figura 28.

AB
CD
00 01 11 10
00 1 1 0 0
01 1 1 0 0
11 1 0 0 0
10 1 0 1 1

Figura 28. Mapa de Karnaugh del Ejemplo 5

Solución:
AB
CD
00 01 11 10
00 1 1 0 0
01 1 1 0 0
11 1 0 0 0
10 1 0 1 1

Figura 29. Solución al Ejemplo 5

Al tomar lo del círculo rojo, después lo del círculo azul y por ultimo el círculo verde de la
figura 18, se tiene:
F = D C A B A C A · · + · + · .

Bueno un vez que se repaso mapas de Karnaugh ahora nos que empezar a diseñar
contadores síncronos con secuencias aleatorias, para ello se harán ejemplos.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


4.3.3.2 Ejemplo 6.
Diseñar un contador síncrono con la secuencia que se visualiza en la figura 30.
ABCD
0000

1100 0001

1001 0011

1000 0110

Figura 30. Secuencia contador síncrono ejemplo 6

Solución: Para empezar a realiza el diseño hay que plantear una tabla (tabla 9), en donde,
las variables son A, B, C, y D. Los estados presentes son los estados que tiene en el
momento el contador, los estados siguientes son los que debe tener el contador que después
se van a convertir en estados presentes, los cuales se representa con Q
X
+1, siendo X (A ó B
ó C ó D).

Estados Presentes Estados Siguientes Entradas
Q
A
Q
B
Q
C
Q
D
Q
A
+1 Q
B
+1 Q
C
+1 Q
D
+1 J
A
K
A
J
B
K
B
J
C
K
C
J
D
K
D

0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 1
0 0 1 1 0 1 1 0
0 1 1 0 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 1 1 0 0
1 1 0 0 0 0 0 0

Tabla 9. Solución al ejemplo 6.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Las entradas J
X
y K
X
son las entradas de nuestro contador, es decir de los cuatro F-F que
debe tener el contador (uno para cada variable). Estas entradas se obtienen de la tabla de
excitación del F-F que se use para el diseño (tabla 10), en este caso se uso el F-F J-K, por
ende las entradas son J y K.


Q Q+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Tabla 10. Tabla de excitación F-F J-K.

Para empezar a llenar las columnas de las entradas se toma la columna Q
A
y la columna
Q
A
+1, para la primera fila, Q
A
= 0 y Q
A
+1 = 0, entonces J
A
=0 y K
A
=X. Para la segunda fila,
Q
A
= 0 y Q
A
+1 = 0, entonces J
A
=0 y K
A
=X. Para la tercer fila, Q
A
= 0 y Q
A
+1 = 0, entonces
J
A
=0 y K
A
=X. Para la cuarta fila, Q
A
= 0 y Q
A
+1 = 1, entonces J
A
=0 y K
A
=X, etc. De esa
forma se llena la tabla para cada variable, ver tabla 11.

Estados Presentes Estados Siguientes Entradas
Q
A
Q
B
Q
C
Q
D
Q
A
+1 Q
B
+1 Q
C
+1 Q
D
+1 J
A
K
A
J
B
K
B
J
C
K
C
J
D
K
D

0 0 0 0 0 0 0 1 0 X 0 X 0 X 1 X
0 0 0 1 0 0 1 1 0 X 0 X 1 X X 0
0 0 1 1 0 1 1 0 0 X 1 X X 0 X 1
0 1 1 0 1 0 0 0 1 X X 1 X 1 0 X
1 0 0 0 1 0 0 1 X 0 0 X 0 X 1 X
1 0 0 1 1 1 0 0 X 0 1 X 0 X X 1
1 1 0 0 0 0 0 0 X 1 X 1 0 X 0 X

Tabla 11. Solución al ejemplo 6.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



Una vez llena la tabla hay que empezar a hallar la ecuación de cada entrada. Para ello hay
que usar los mapas de Karnaugh, (los mapas de Karnaugh se llenan con los estados
presentes para hallar las ecuaciones de los estados siguientes), así:


Para J
A
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 0 X X X
01 0 X X X
11 0 X X X
10 X 1 X X

Figura 29. Mapa de Karnaugh para J
A
del ejemplo 5


Cuando en un mapa de Karnaugh no se llena en su totalidad se puede completar con X, las
cuales las podemos tomar como unos o como ceros.
Si se lee el mapa de la figura 29 queda así:
J
A
= Q
B




Para K
A
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 X X 1 0
01 X X X 0
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


11 X X X X
10 X X X X

Figura 30. Mapa de Karnaugh para K
A
del ejemplo 5

Si se lee el mapa de la figura 30 queda así:
K
A
= Q
B



Para J
B
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 0 X X X
01 0 X X 1
11 1 X X X
10 X X X 0

Figura 31. Mapa de Karnaugh para J
B
del ejemplo 5

Si se lee el mapa de la figura 31 queda así:
J
B
= Q
D




Para K
B
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 X X 1 X
01 X X X X
11 X X X X
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


10 X 1 X X

Figura 32. Mapa de Karnaugh para K
B
del ejemplo 5
Si se lee el mapa de la figura 32 queda así:

K
B
= V
CC
(Cuando en un mapa de Karnaugh esta lleno de unos, hay que poner un uno,
asegurado esa entrada a V
CC
).




Para J
C
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 0 X 0 0
01 1 X X 0
11 X X X X
10 X X X X

Figura 33. Mapa de Karnaugh para J
C
del ejemplo 5

Si se lee el mapa de la figura 33 queda así:
J
C
=
D A
Q Q



_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Para K
C
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 X X X X
01 X X X X
11 0 X X X
10 X 1 X X

Figura 34. Mapa de Karnaugh para K
C
del ejemplo 5

Si se lee el mapa de la figura 34 queda así:
K
C
= Q
B




Para J
D
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 1 X 0 1
01 X X X X
11 X X X X
10 X 0 X X

Figura 35. Mapa de Karnaugh para J
D
del ejemplo 5

Si se lee el mapa de la figura 35 queda así:
J
D
=
B
Q


_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Para K
D
:
Q
A
Q
B

Q
C
Q
D

00 01 11 10
00 X X X X
01 0 X X 1
11 1 X X X
10 X X X X

Figura 36. Mapa de Karnaugh para K
D
del ejemplo 5

Si se lee el mapa de la figura 36 queda así:
K
D
= Q
C


Una vez halladas las ecuaciones para todas las entradas el siguiente paso es armar el
circuito del contador (Figura 37), pero antes recordar todas las ecuaciones
J
A
= Q
B
J
B
= Q
D

J
C
=
D A
Q Q J
D
=
B
Q
K
A
= Q
B
K
B
= V
CC
K
C
= Q
B
K
D
= Q
C



Figura 37. Circuito contador del ejemplo 5

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


El paso a seguir es hacer la prueba de escritorio, es decir, utilizando la tabla de
característica de los F-F J-K verificar que el circuito cumpla con el diseño, una vez hecho
esto solo queda por implementar el circuito en el protoboard.

El lector podrá hacer la prueba de escritorio del anterior circuito lo mismo que de hacer más
diseños de varios contadores, para recomendar uno, contador ascendente/descendente.









5. REGISTROS

Los registros son circuitos lógicos secuenciales, que están íntimamente relacionados con los
contadores digitales. Los registros se utilizan principalmente para almacenar datos digitales
y, normalmente no poseen una secuencia característica interna de estados como los
contadores.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Los registros están formados por un conjunto de F-F, y son muy importantes en las
aplicaciones que precisan almacenar y transferir datos dentro de un sistema digital. En
general, un registro se utiliza únicamente para almacenar y desplazar datos (1s y 0s), que
introduce en él una fuente externa.

Un registro es un circuito digital con dos funciones básicas: almacenamiento de datos y el
movimiento de datos.
La capacidad de almacenamiento de un registro le convierte en un tipo importante de
dispositivo de memoria. Esta capacidad de un registro es el número total de bits (1s y 0s) de
un dato digital que puede contener. Cada etapa (F-F) de un registro representa un bit de su
capacidad de almacenamiento; por tanto, el número de etapas de un registro determina su
capacidad de almacenamiento. Hay registros de 4 bits, 8 bits, 16 bits, 32 bits, etc. En la
figura 38 se muestran los algunos ejemplos. Hay casos de registros que tienen tamaños de
10 bits, 14 bits, esto depende de la aplicación y de la cantidad de bits que tienen que
almacenar.
Bit3 Bit2 Bit1 Bit0
Registro de 4 bits

Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
Registro de 8 bits

Figura 38. Ejemplos de registros de 4bits y 8 bits.

La capacidad de desplazamiento de un registro permite el movimiento de los datos de una
etapa a otra dentro del registro, o la entrada o salida del mismo, en función de los impulsos
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


de reloj que se apliquen. En la figura 39A y 39B se ilustra la forma en que se pueden mover
los datos en los registros. El bloque representa un registro de 4 bits y las flechas indican la
dirección en que se mueven los datos.

Entrada de datos ÷ ÷ ÷ ÷ ÷ ÷ Salida de datos

Entrada serie/salida serie con desplazamiento a la derecha

Salida de datos ÷ ÷ ÷ ÷ ÷ ÷ Entrada de datos

Entrada serie/salida serie con desplazamiento a la izquierda

Entrada de datos

      
+ + + +

÷ ÷ ÷ ÷ ÷ Salida de datos

Entrada paralelo/salida serie

Entrada de datos ÷ ÷ ÷ ÷ ÷

      
+ + + +

Salida de datos

Entrada serie/salida paralelo

Figura 39A. Movimiento básico de los registros



Entrada de datos

      
+ + + +

+ + + +

      
+ + + +

Salida de datos

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


Entrada paralelo/salida paralelo


÷ ÷ ÷ ÷


Rotación a la derecha


÷ ÷ ÷ ÷


Rotación a la Izquierda

Figura 39B. Movimiento básico de los registros.

En el 74HC164 es un ejemplo de un registro de desplazamiento, que funciona con entrada
serie/salida paralelo.

El 74HC165 es un ejemplo de un registro de desplazamiento, que funciona con entrada
paralelo y salida serie, también puede funcionar con entrada y salida serie.

El 74HC195 puede utilizarse para trabajar con entrada y salida paralelo. Dado que tambien
dispone de una entrada serie, se puede emplear para trabajar con entrada y salida serie, o
entrada serie y salida paralelo. Puede usarse para funcionar con entrada paralelo y salida
serie.



6. MEMORIAS
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



La unidad mínima de almacenamiento es el bit, 4 bits forman un nibble, 8bit forman 1 byte,
y una palabra esta compuesta por 1 byte o mas.
La memoria es la parte de un sistema que almacena que almacena datos binarios en grandes
cantidades. Las memorias están formadas por matrices de elementos almacenamiento (F-F
o condensadores).

La unidad mínima de almacenamiento es una celda la cual puede almacenar 1 bit (1 o 0).
Una matriz esta construida con varias celdas. En la figura 40 se muestra varios ejemplos de
matrices.

1 1 1
2 2 2
3 3 3
4 4


5 5
6 6 62
7 7 63
8 8 64
1 2 3 4 5 6 7 8 1 2 3 4 1

Matriz 8x8 Matriz 8x4 Matriz 64x1

Figura 40. Diferentes tamaños de matrices.

Una memoria se identifica por el número de palabras que puede almacenar, multiplicado
por el tamaño de la palabra.
La forma como escribe es MxN (figura 41).
Siendo: M el número de palabras.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


N el tamaño de la palabra.

Número de la palabras
¦
¦
¹
¦
¦
´
¦








  

Tamaño de la
palabra


Figura 41. Tamaño de una Memoria.

Si se tiene una matriz de 8x8 = 64 bits, o una memoria de 8 bytes (figura 40A).
Si se tiene una matriz de 8x4 = 32 bits, o una memoria de 8 nibbles (figura 40B).
Si se tiene una matriz de 64x1, o una memoria de 64 bits.
Entonces una memoria de 16K x 8, almacenará 16384 palabras de 8 bits o también se pude
decir que contiene 131.072 bits, que es igual a 2
14
= 16.384 bytes = 16 K.

En una memoria se pueden hacer dos procesos los cuales son escritura y lectura. Cuando se
escribe en una memoria es colocar los datos es una posición especifica de la memoria.
Cuando se lee una memoria es extraer los datos de una dirección específica de la memoria.
El direccionamiento hace parte del proceso de escritura y de lectura y es seleccionar la
dirección específica de memoria donde se quiere escribir o leer. La decodificación de la
posición de memoria a la cual se quiere acceder la decodifica un circuito especial el cual es
llamado decodificador de direcciones, ver figura 42.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


6.1 ESCRITURA. Para el proceso de escritura hay que seguir tres pasos fundamentales,
los cuales son: (ver figura 42).
1. Se coloca la dirección del dato que se quiere escribir en el bus de direcciones, el
decodificador se encarga de decodificar esa posición.
2. Se coloca el dato se quiere escribir en el bus de datos.
3. Se da la orden de escribir.





Decodificador
de
Direcciones







Matriz






Lectura Escritura

Figura 42. Proceso de escritura y de lectura de una memoria.

6.2 LECTURA. Para el proceso de lectura hay que seguir tres pasos fundamentales, los
cuales son: (ver figura 42).
1. Se coloca la dirección del dato que se quiere leer en el bus de direcciones, el
decodificador se encarga de decodificar esa posición.
2. Se da la orden de lectura.
3. Una copia del dato que hay en la dirección seleccionada la memoria lo coloca en el
bus de datos.

Bus de Datos
Bus de
direcciones
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


6.3 BUS DE DATOS. El bus datos es el que permite ingresar o sacar la información que
va hacer escrita o leída en una memora. Este bus es bidireccional, es decir sale y ingresa a
la memoria. Físicamente son una serie de cables o pistas (en las tarjetas). El tamaño de este
bus puede ser de 8 bits, 16 bits, 32bits, etc., dependiendo el tamaño de la palabra.

6.4 BUS DE DIRECCIONES. El bus direcciones es quien tiene la información de la
dirección del dato que se desea leer o escribir en la memoria. Este bus es unidireccional, es
decir llega a la memoria. Físicamente son una serie de cables o pistas (en las tarjetas). El
tamaño de este bus varia según el tamaño de la memoria, por ejemplo para direccionar una
memoria de 1 Kbytes, son necesarias 10 líneas, es decir, 2
10
= 1024 bytes.

Hay dos grupos fundamentales de memorias las cuales son las memorias RAM y memorias
ROM. A continuación se explicara cada una de ellas.

RAM. (Random – Access – Memory) Memoria de acceso aleatorio. Este tipo de
memorias tarde el mimo tiempo en acceder a cualquier posición de memoria. Estas
memorias se pueden seleccionar en modo de escritura o en el modo de lectura, es decir, se
le puede leer o escribir. Esta memoria es volátil, en otras palabras, pierde sus datos al
desconectarse la alimentación.

ROM (Read – Only – Memory) Memoria de solo lectura. Este tipo de memorias
almacena los datos de forma permanente o semipermanente. Estas memorias solo tienen la
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


opción de ser leídas (aun hay algunas se les pude escribir, mas adelante se hablara de ellas).
Estas memorias son no volátil, es decir, así se les quite la alimentación conservaran los
datos.

6.5 FAMILIAS DE LA RAM. Esta memoria se divide en dos grandes grupos: SRAM y
DRAM.

6.5.1 SRAM. RAM estática. Este tipo de memoria esta construida con Flip-Flips, por ende,
almacena los datos hasta que se desconecte.

6.5.2 DRAM. RAM dinámica. Este tipo de memoria esta construida con condensadores,
por ende, no almacena los datos por mucho tiempo, por tanto hay que refrescarla
periódicamente, para ello necesita un circuito adicional que lo haga.

Los dos tipos de memoria pierden los datos al desconectar la alimentación. Si se hace una
comparación entre las dos:

SRAM DRAM
- Se puede Leer más rápido.
- Mayor tamaño
- Se pude leer rápido.
- Menor tamaño.


En la figura 43 se muestra la familia de memorias RAM.


RAM


_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



SRAM DRAM



ASRAM
Asíncrona
SBRAM
Ráfaga
Síncrona
FPM-DRAM
Modo pagina
rápido
EDO-DRAM
Salida de datos
extendida
EDO-DRAM
En ráfaga
BEDO-RAM
SDRAM
Síncrona

Figura 43. Familia de memorias RAM.
A continuación se explicara brevemente cada una de ellas.

ASRAM. Es aquella que su funcionamiento no esta sincronizado con el reloj del sistema.

SBRAM. Esta conetada con el reloj del sistema. Es más rápida por tener un circuito que le
permite obtener los cuatro siguientes datos, este método es llamado de ráfaga.

MEMORIA CACHÉ. La memoria caché es una aplicaciones de las SRAM. Es una
memoria de alta velocidad. La utilizan para guardar los datos o las instrucciones mas
recientes. Ha dos niveles de esta memoria.
Caché L1. Caché de nivel 1. Esta integrada en el mismo microprocesador. Su capacidad de
almacenamiento es muy limitada. Es conocida como caché primaria.
Caché L2. Caché nivel 2. Son integrados externos al microprocesador. Esta tiene mayor
capacidad que las del nivel 1. Es conocida como caché secundaria.
En la figura 44 se muestra las dos clases de memorias caché.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



Figura 44. Diagrama de bloques donde se observa memoria caché L1 y L2.
FPM-RAM. Se basa en la posibilidad de que las siguientes direcciones de memoria s las
que haya que acceder se encuentre en la misma fila (en la misma pagina). De esta forma la
memoria es más rápida.

EDO-RAM. Es una memoria con salida de datos extendida. Es muy similar a la FPM-
DRAM. Es más rápida.

BEDO-RAM. Con salida de datos extendida en ráfaga. Es una EDO-DRAM en ráfaga.

SD-RAM. La operación de la memoria esta sincronizada con el reloj del sistema, es mismo
del microprocesador. Opera como SBRAM.


6.6 FAMILIAS DE LA ROM. En la figura 45 se muestra la familia de memorias ROM.

Caché L1
Micro-
procesador
Memoria Principal
(DRAM) Caché L2
(SRAM)
Bus de Direcciones
Bus de Datos
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



ROM




ROM de
máscara

ROM
Programable
PROM

PROM
Borrable
EPROM
EPROM
Mediante
Ultravioleta
UV EPROM
PROM
Borrable
Eléctricamente
EEPROM

Figura 45. Familia de memorias RAM.


A continuación se explicara brevemente cada una de ellas.

ROM de máscara. Se denomina ROM. Es programada en el proceso de fabricación. Por
ende, esta programación no se pude cambiar. Esta memoria almacena funciones básicas.

PROM. Utiliza algún mecanismo para almacenar bits. Donde un hilo de memoria se funde
para almacenar 0s o 1s. El proceso de grabación es irreversible. Una vez programada no se
le pude cambiar este. Los hilos se introducen en el proceso de fabricación.
Cuando se programa la memoria los hilos fusibles se rompen para almacenar 0 (con una
corriente lo suficientemente grande para fundirlo), y no se rompen para almacenar 1. Hay
tres tipos de tecnologías de fisibles que son:
- Conexión de metal.
- Conexión de silicio.
- Uniones pn.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013



EPROM. Una memoria EPROM es una PROM borrable. Es necesario borrar el programa
existente para volver a programarla.

UV EPROM. Para borrarla es necesario exponerla a rayos ultravioleta de alta intensidad.
El tiempo de exposición es de varios minutos, dependiendo el tamaño del programa que
tenga, a mayor programa más tiempo.

EEPROM. Programable y borrable eléctricamente. Se pude reprogramar dentro del propio
circuito final.

FLASH. Es la memoria ideal. Tiene alta capacidad de almacenamiento. Es no volátil. Se
pude leer y escribir en el circuito que este implementada. Es rápida, además es económica.
Este tipo de memoria cumple contadas estas características. Es muy utilizada en los
computadores portátiles.







_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013

















7. SISTEMA MICROPROCESADO

7.1 MICROPROCESADOR. Es un circuito integrado que contiene un número
determinado de registros para almacenar datos, respuestas de operaciones, etc. Dispositivos
como la ALU (Unidad Aritmético Lógica), capaz de realizar operaciones matemáticas
(suma, resta, multiplicación, división), operaciones lógicas AND, OR, NOT. Dispositivos de
direccionamiento que son registros de direcciones. La unidad de control regula el
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


procesamiento de datos para generar señales de tiempo y de compuertas. Las señales de las
compuertas activan los circuitos apropiados, y las señales de tiempo sincronizan la
operación. El contador de programa es un dispositivo que regula las instrucciones por
cumplir. El acumulador es el que lleva el resultado de las operaciones que se realizan. Bus
de datos y bus de direcciones los cuales interconectan los dispositivos anteriormente
mencionados; el bus datos es el que transporta los datos que entran y salen del
microprocesador, por lo general es de 8 bits, el bus de direcciones es el encargado de
direccionar los dispositivos de memoria.

El funcionamiento a grandes rasgos de la Figura 46 es así: el contador de programa inicia la
secuencia completa de operaciones y se reactiva antes de utilizarse. Por tanto el contador de
programa esta en 00
H
cuando se inicia el proceso. Esta cuenta se transfiere a un registro de
direcciones, y la salida del registro va al bus de direcciones. Así, 00
H
es la primera
dirección cuando se accesa la RAM. La primera instrucción del usuario se encuentra en la
localidad 00
H
, y esta palabra se transfiere desde la RAM a través del bus de datos. Luego, el
registro de datos transfiere esta palabra a un decodificador de instrucciones que es parte de
la unidad de control que interpreta la palabra. Después, la unidad de control genera señales
de control para el desarrollo de las instrucciones, tales como suma, resta o transferencia de
datos. Las señales de control se transmiten por el bus de control y la información se
transfiere por el bus de datos.
Cuando se codifica una instrucción, el contador de programa se incrementa a 01
H
.
Normalmente, la localidad 01
H
contiene datos pertenecientes a la localidad de instrucción
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


en 00
H
. En cuanto el bus de direcciones se habilita nuevamente, el dato en la localidad 01
H

se transfiere de la RAM al registro de datos. Luego las señales de control apropiadas
transfieren el contenido del registro de datos al acumulador. Cuando el contador de
programa pasa a 02
H
se obtiene la siguiente instrucción, el proceso continúa, una localidad
a la vez, hasta que se obtiene el resultado que se desea.


Figura 46. Esquema de un Microprocesador.


_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


7.2 DISPOSITIVOS PERIFÉRICOS. Sin importar cual sea la aplicación; la entrada
para la computadora se obtiene del mundo exterior. Los dispositivos periféricos son las vías
entre la computadora y el mundo exterior.

Estos dispositivos son los encargados de entrar y/o sacar datos del exterior al
microprocesador. Los datos pueden ser digitales o análogos.

Sin ellos en realidad no se podría controlar ningún dispositivo o ningún proceso.
Entre los circuitos periféricos se encuentran: puertos de entrada/salida (in/out, I/O),
temporizadores, conversores análogo a digital, contadores, etc.


7.3 SISTEMAS MICRO-PROCESADOS. Con los anteriores dispositivos vistos se
puede realizar un sistema Micro-Procesado, el cual va a cumplir una o varias tareas
especificas.

Los elementos que se requieren un sistema Micro-Procesado son: Un microprocesador, una
memoria RAM, una memoria ROM, un puerto de I/O y un reloj. A medida que la tarea lo
requiera se le pueden acondicionar otros periféricos o más memoria.
La forma como se conecta un sistema Micro-Procesado es la que se ve en la Figura 47. En
la cual se ve los elementos más importantes que contiene dicho sistema.

_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013


7.3.1 Desventajas. Como el sistema Micro-Procesado cada circuito periférico es un
integrado, por ende se tiene:

 Gran tamaño.
 Bastante consumo de corriente.
 Pocos puertos.





Figura 47. Diagrama de bloques de un sistema microprocesado.
_________________________________________________________________________
“Diseños NEFEPEQUIN” 01/04/2013